Методы и средства автоматизации конфигурирования аппаратных ускорителей вычислений в компьютерах : Методи і засоби автоматизації конфігурування апаратних прискорювачів обчислень в комп'ютерах

Краткое описание

Министерство образования и науки, молодежи и спорта Украины 

Национальный университет “Львовская политехника” 

На правах рукописи 

ЗИАД ТАРЕК МОХАММАД САРАЙРЕХ 

УДК 004.056.55 

Методы и средства автоматизации конфигурирования аппаратных 

ускорителей вычислений в компьютерах 

05.13.05 – компьютерные системы и компоненты 

Диссертация на соискание ученой степени 

кандидата технических наук 

Научный руководитель – 

доктор технических наук, 

профессор Мельник А.А. 

Львов-2013

СОДЕРЖАНИЕ 

ВВЕДЕНИЕ....................................................................................................................................... 7 

ГЛАВА 1.  АРХИТЕКТУРА И ТЕХНОЛОГИИ ПРОЕКТИРОВАНИЯ АППАРАТНЫХ 

УСКОРИТЕЛЕЙ ВЫЧИСЛЕНИЙ В КОМПЬЮТЕРАХ...................................................... 15 

1.1. Обоснование необходимости использования аппаратных ускорителей 

вычислений в компьютерах.................................................................................. 15 

1.2. Типы аппаратных ускорителей...................................................................... 17 

1.3. Анализ архитектуры и технических характеристик специализированных 

аппаратных ускорителей....................................................................................... 19 

1.3.1. Современные специализированные аппаратные ускорители................................... 19 

1.3.2. Специализированные ускорители на базе процессоров CELL ................................... 20 

1.3.3. Специализированные ускорители на базе процессоров ClearSpeed.......................... 23 

1.3.4. Специализированные ускорители на базе процессоров GRAPE................................ 25 

1.3.5. Специализированные ускорители на базе графических процессоров....................... 27 

1.3.6. Проблемные вопросы создания и использования специализированных аппаратных 

ускорителей.............................................................................................................................. 30 

1.4. Реконфигурируемые аппаратные ускорители и технологии проектирования 

для них программных моделей процессоров...................................................... 31 

1.4.1. Реконфигурируемые аппаратные ускорители............................................................ 31 

1.4.2. Технология проектирования программных моделей процессоров на уровне 

регистровых передач............................................................................................................... 33 

1.4.3. Генераторы программных моделей процессоров....................................................... 34 

1.4.4. Библиотеки программных моделей процессоров и процессорных компонент........ 35 

1.4.5. Технология и средства автоматизированного высокоуровневого проектирования 

программных моделей процессоров........................................................................................ 37 

1.5. Проблемы применения реконфигурируемых ускорителей вычислений в 

компьютерах........................................................................................................... 38 

1.6. Выводы по главе 1 .......................................................................................... 39 

ГЛАВА 2.  РАЗРАБОТКА ПРИНЦИПОВ СТРУКТУРНОЙ ОРГАНИЗАЦИИ И 

ФУНКЦИОНИРОВАНИЯ СРЕДСТВ АВТОМАТИЗАЦИИ КОНФИГУРИРОВАНИЯ 

АППАРАТНЫХ УСКОРИТЕЛЕЙ ВЫЧИСЛЕНИЙ В КОМПЬЮТЕРАХ....................... 42 

2.1. Концепция автоматизации конфигурирования аппаратных ускорителей 

вычислений в компьютерах.................................................................................. 42 

2.2. Метод автоматического конфигурирования аппаратных ускорителей 

вычислений в компьютерах.................................................................................. 43 

  3

2.3. Разработка структуры средств автоматизации конфигурирования 

аппаратных ускорителей вычислений в компьютерах...................................... 46 

2.4. Реализация метода автоматического конфигурирования аппаратных 

ускорителей............................................................................................................ 47 

2.4.1. Распределение вычислительной нагрузки между компьютером и ускорителем... 47 

2.4.2. Генерация программной модели специализированного процессора для синтеза в 

реконфигурируемой среде ускорителя................................................................................... 49 

2.4.3. Логический синтез специализированного процессора для реконфигурируемой среды 

ускорителя................................................................................................................................49 

2.4.4. Представление скомпилированной программы в системе «компьютер – ускоритель»

.................................................................................................................................................... 50 

2.5. Организация функционирования системы «компьютер –ускоритель» после 

запуска программы................................................................................................ 51 

2.5.1. Загрузка конфигурации в ПЛИС реконфигурируемой среды ускорителя................ 51 

2.5.2. Выполнение программы................................................................................................. 51 

2.6. Формирование требований к составным частям средств автоматизации 

конфигурирования аппаратных ускорителей...................................................... 53 

2.6.1. Требования к системе распределения вычислительной нагрузки............................. 54 

2.6.2. Требования к системе генерирования.......................................................................... 55 

2.6.2.1. Требования в части функциональной полноты системы генерирования...............55 

2.6.2.2. Требования в части архитектуры моделей процессоров..........................................56 

2.6.2.3. Требования в части технических характеристик процессоров................................59 

2.6.3. Требования к средствам логического синтеза процессоров и конфигурирования 

ПЛИС........................................................................................................................................ 62 

2.6.4. Требования к драйверу ускорителя.............................................................................. 63 

2.6.5. Требования к реконфигурируемой среде ускорителя................................................. 64 

2.7. Направления исследований по созданию компонентов САК.................... 65 

2.8. Выводы по главе 2 .......................................................................................... 66 

ГЛАВА 3.  ИССЛЕДОВАНИЕ И РАЗРАБОТКА СИСТЕМЫ РАСПРЕДЕЛЕНИЯ 

ВЫЧИСЛИТЕЛЬНОЙ НАГРУЗКИ МЕЖДУ КОМПЬЮТЕРОМ И УСКОРИТЕЛЕМ.68 

3.1. Функция системы распределения вычислительной нагрузки.................... 68 

3.2. Организация взаимодействия системы распределения вычислительной 

нагрузки с другими средствами компьютерной системы.................................. 68 

3.3. Анализ и выбор типа линейного участка программы при распределении 

вычислительной нагрузки..................................................................................... 70 

3.3.1. Исследование зависимости характеристик взаимодействия компьютера и ПЛИС 

ускорителя от эффективности выбора типа фрагмента программного кода............... 70 

3.3.2. Линейный участок программы как основной фрагмент программного кода при 

распределении вычислительной нагрузки.............................................................................. 72 

3.3.3. Потоковый граф алгоритма на основе линейных участков программы................. 72 

  4

3.3.4. Регион потокового графа алгоритма на основе линейных участков программы.. 73 

3.3.5. Оценка эффективности и выбор типа фрагмента программного кода................. 74 

3.4. Разработка метода распределения вычислительной нагрузки между хост-компьютером и ускорителем................................................................................ 78 

3.5. Разработка принципов функционирования системы распределения 

вычислительной нагрузки на основе предложенного метода........................... 80 

3.5.1. Использование профилирования для поиска линейного участка программы с высокой 

нагрузкой................................................................................................................................... 80 

3.5.2. Разработка метода формирования вычислительной нагрузки ускорителя........... 81 

3.5.3. Использование средств компилятора LLVM для выполнения физического 

распределения кода программы.............................................................................................. 84 

3.6. Разработка структуры системы распределения вычислительной нагрузки 

между хост-компьютером и ускорителем........................................................... 85 

3.7. Реализация компонентов системы распределения вычислительной нагрузки 

между хост-компьютером и ускорителем........................................................... 87 

3.7.1. Реализация модулей выполнения прохода.................................................................... 87 

3.7.2. Реализация модулей сбора статистики..................................................................... 89 

3.7.3. Реализация модуля формирования вычислительной нагрузки ускорителя.............. 91 

3.7.4. Реализация модулей генерирования исходных кодов для хост-компьютера и 

ускорителя................................................................................................................................93 

3.8. Выводы по главе 3 .......................................................................................... 94 

ГЛАВА 4.  ИССЛЕДОВАНИЕ И РАЗРАБОТКА ПРИНЦИПОВ ПОСТРОЕНИЯ И 

ПРОГРАММНЫХ СРЕДСТВ СИСТЕМЫ ГЕНЕРИРОВАНИЯ ПРОГРАММНЫХ 

МОДЕЛЕЙ СПЕЦИАЛИЗИРОВАННЫХ ПРОЦЕССОРОВ................................................ 97 

4.1. Функция системы генерирования программных моделей 

специализированных процессоров....................................................................... 97 

4.2. Исследование и выбор средств генерирования программных моделей 

специализированных процессоров....................................................................... 98 

4.2.1. Типы средств генерирования программных моделей процессоров и требования к ним

.................................................................................................................................................... 98 

4.2.2. Особенности применения генераторов на основе библиотек программных моделей 

процессоров............................................................................................................................... 99 

4.2.3. Особенности применения генераторов на основе библиотек программных моделей 

процессорных компонент...................................................................................................... 100 

4.2.4. Особенности применения генераторов на основе конфигурируемых программных 

моделей процессоров.............................................................................................................. 101 

4.2.5. Особенности применения систем автоматизированного высокоуровневого 

проектирования программных моделей процессоров с языка высокого уровня.............. 103 

4.2.6. Сравнительный анализ средств генерирования программных моделей процессоров в 

системе генерирования......................................................................................................... 106 

  5

4.3. Разработка программных средств системы генерирования на основе 

библиотеки процессорных компонент............................................................... 108 

4.3.1. Технология генерации программных моделей процессоров на основе библиотеки 

процессорных компонент...................................................................................................... 108 

4.3.2. Разработка структуры генератора на основе библиотеки программных моделей 

процессорных компонент...................................................................................................... 110 

4.3.3. Порядок функционирования программы генерации файлов верхнего уровня........ 113 

4.3.4. Разработка методики использования программы генерации файлов верхнего уровня

.................................................................................................................................................. 115 

4.3.4.1. Иерархия конфигурационных файлов.....................................................................115 

4.3.4.2. Правила записи деклараций VHDL-интерфейсов..................................................115 

4.3.4.3. Структура каталогов..................................................................................................116 

4.3.4.4. Структура главного конфигурационного файла.....................................................116 

4.3.4.5. Структура верхнего конфигурационного файла.....................................................117 

4.4. Выводы по главе 4 ........................................................................................ 118 

ГЛАВА 5.  ЭКСПЕРИМЕНТАЛЬНЫЕ ИССЛЕДОВАНИЯ РАБОТЫ ПРОГРАММНЫХ 

СРЕДСТВ АВТОМАТИЗАЦИИ КОНФИГУРИРОВАНИЯ АППАРАТНЫХ 

УСКОРИТЕЛЕЙ ВЫЧИСЛЕНИЙ В КОМПЬЮТЕРАХ.................................................... 120 

5.1. Установка и настройка средств системы распределения вычислительной 

нагрузки................................................................................................................ 120 

5.2. Создание тестового проекта........................................................................ 121 

5.3. Поэтапное выполнение распределения тестовой программы.................. 123 

5.4. Анализ результатов выполнения распределения тестовой программы и 

определение полученного ускорения................................................................ 130 

5.5. Выводы по главе 5 ........................................................................................ 133 

ОСНОВНЫЕ ВЫВОДЫ ПО РАБОТЕ.................................................................................... 134 

СПИСОК ЛИТЕРАТУРЫ.......................................................................................................... 136 

ПРИЛОЖЕНИЕ А.  АКТЫ ВНЕДРЕНИЯ РЕЗУЛЬТАТОВ ДИССЕРТАЦИОННОЙ 

РАБОТЫ........................................................................................................................................ 148 

ПРИЛОЖЕНИЕ Б.  ФРАГМЕНТЫ ИСХОДНОГО КОДА ПРОГРАММЫ ГЕНЕРАЦИИ 

ФАЙЛОВ ВЕРХНЕГО УРОВНЯ С ПРИМЕРАМИ РЕАЛИЗОВАННЫХ КОМАНД... 152 

ПРИЛОЖЕНИЕ В.  СИСТЕМА КОМАНД ПРОГРАММЫ ГЕНЕРАЦИИ ФАЙЛОВ 

ВЕРХНЕГО УРОВНЯ................................................................................................................. 172 

В.1. Система команд главного конфигурационного файла............................. 173 

В.2. Система команд верхнего конфигурационного файла............................. 175 

ПЕРЕЧЕНЬ УСЛОВНЫХ ОБОЗНАЧЕНИЙ 

CELL BE  CELL Broadband Engine 

CUDA  Compute Unified Device Architecture 

DMA  Direct Memory Access 

EDIF  Electronic Design Interchange Format 

FPGA  Field Programmable Gate Array 

GPGPU  General-Purpose computing on Graphics Processing Units 

IR  Intermediate Representation 

LLVM  Low Level Virtual Machine 

PE  Processor Element 

SIMD  Single Instruction Multiple Data 

SPE  Synergistic Processor Element 

SSA IR  Static Single Assignment intermediate representation 

VHDL  Very High Speed Integrated Circuit  Hardware Description Language  

ЛУП  Линейный участок программы 

МКС  Многопроцессорная компьютерная система 

ВКФ  Верхний конфигурационный файл 

ГКФ  Главный конфигурационный файл 

ПГА  Потоковый граф алгоритма 

СБИС  Сверхбольшая интегральная схема 

ПЛИС  Программируемая логическая интегральная схема 

САК  Средства автоматизации конфигурирования 

СКС  Специализированная компьютерная система 

ЦП  Центральный процессор 

ВВЕДЕНИЕ 

На протяжении последних лет произошли значительные изменения в области 

проектирования и микроэлектронного производства компьютерных средств. Была 

разработана  технология  проектирования  программных  моделей  вычислительных 

устройств [1] от представления их архитектуры на уровне регистровых передач с 

использованием языков описания аппаратных средств (VHDL [2], Verilog [3], др.) 

до  их  реализации  в  виде  сверхбольших  интегральных  схем  на  базе 

программируемых  логических  интегральных  схем (ПЛИС).  Для  разработки  и 

отладки  программных  моделей  вычислительных  устройств  используют 

специальные  интегрированные  среды  со  встроенными  средствами  компиляции  и 

симуляции.  Среди  них –  ModelSIM  от  Mentor Graphics,  Active-HDL  от  Aldec,  др. 

Лидерами  на  мировом  рынке  производителей  ПЛИС  являются  фирмы  Altera, 

Xilinx,  Actel,  Lattice,  Atmel,  Lucent Technologies  и  др.  Каждая  из  этих  компаний 

предоставляет  пользователю  средства  логического  синтеза  своих  ПЛИС, 

например  фирма  Altera –  Quartus II,  Max + Plus II,  фирма  Xilinx – 

Xilinx Foundation,  Xilinx Alliance,  Xilinx ISE.  Для  программирования  ПЛИС 

используются  специальные  аппаратные  средства,  состоящие  из  печатной  платы, 

на  которую  помещен  кристалл  ПЛИС,  и  средств  его  программирования. 

Необходимое  программное  обеспечение  иногда  поставляют  отдельно  или  в 

комплекте  с  аппаратными  средствами,  а  иногда  оно  встроено  в  средства 

логического синтеза ПЛИС. 

В  то  же  время,  широкое  распространение  ПЛИС  поспособствовало 

возобновлению  интереса  к  направлению  разработки  высокопроизводительных 

аппаратных  ускорителей,  в  частности  таких,  которые  функционируют  во 

взаимодействии с универсальными, в том числе и персональными, компьютерами. 

Аппаратные  ускорители,  построенные  на  базе  ПЛИС,  имеют  существенное 

преимущество  по  сравнению  с  традиционными,  а  именно –  они  могут  быть 

многократно перепрограммированы. 

  8

В работе [1] рассмотрена технология проектирования программных моделей 

вычислительных  устройств  и  описана  концепция  их  конфигурирования. 

Конфигурирование  дает  возможность  программно  изменять  такие  параметры 

вычислительного  устройства,  как  разрядность  шин  данных  и  команд,  объемы 

постоянной  памяти  и  памяти  с  произвольной  выборкой,  а  также  выделить  из 

конфигурируемой  модели  устройства  ту  ее  часть,  которая  обеспечивает 

реализацию  заданного  алгоритма  с  заданными  параметрами,  т.е.  выбрать 

архитектуру  устройства.  В  работе [4]  рассматривается  технология 

проектирования  вычислительных  устройств  на  основе  их  конфигурируемых 

моделей.  Передовые  фирмы,  занимающиеся  работами  в  данном  направлении, 

создают генераторы – программные средства автоматического конфигурирования 

программных  моделей  вычислительных  устройств.  Например,  фирма  Интрон [5] 

предлагает  генераторы  программных  моделей  процессоров  быстрого 

преобразования Фурье, быстрого косинусного преобразования и др. 

Накопленный  опыт  в  этой  области  привел  к  созданию  систем 

высокоуровневого  проектирования,  которые  выполняют  автоматическую 

генерацию  программных  моделей  специализированных  процессоров  на  основе 

предварительного  описания  на  языке  высокого  уровня [6].  Такие  системы 

предназначены  для  автоматизации  труда  проектировщиков  специализированных 

процессоров  и  позволяют  существенно  уменьшить  затраты  времени  для 

проектирования  и  тестирования  специализированных  процессоров  на 

программируемых  микросхемах  по  сравнению  с  разработкой  традиционными 

средствами.  В  работе [7]  показаны  варианты  применения  программных  моделей 

специализированных  процессоров  для  создания  аппаратных  ускорителей  на  базе 

ПЛИС. 

Основной  проблемой,  с  которой  сталкиваются  разработчики  и  операторы 

систем, в составе которых функционируют аппаратные ускорители на базе ПЛИС, 

является  частое  отсутствие  на  рынке  нужных  программных  моделей 

специализированных  процессоров.  Учитывая,  что  ряд  фирм  в  последние  годы 

интенсивно  работают  в  направлении  создания  систем  высокоуровневого 

  9

автоматизированного  проектирования  программных  моделей 

специализированных  процессоров,  а  также  генераторов  программных  моделей 

вычислительных  устройств,  актуальной  является  задача  систематизации 

результатов  работы  в  указанных  направлениях  с  целью  исследования  вопроса 

возможности  применения  этих  результатов  для  совершенствования  методов  и 

средств разработки ускорителей вычислений в компьютерах. 

Связь  работы  с  научными  программами,  планами,  темами. 

Диссертационная  работа  выполнялась  в  соответствии  с  планами  научно-исследовательских  работ  кафедры "Электронные  вычислительные  машины" 

Национального  университета "Львовская  политехника"  в  течение 2010 – 2012 

годов. Диссертационная работа непосредственно связана с госбюджетной научно-исследовательской  работой: "Создание  программных  средств 

высокопроизводительных  компьютерных  систем  на  основе  универсальных 

компьютеров", выполненной в 2009-2010 годах в рамках государственной целевой 

программы «Научные  и  научно-технические  разработки  по  государственным 

целевым  программам  и  разработкам»  по  договору  с  Министерством  образования 

и науки Украины, государственный регистрационный номер 0109U007349, шифр 

работы  ДЗ/465-2009.  Диссертационная  работа  также  связана  с  госбюджетной 

научно-исследовательской  работой: "Разработка  теории  построения 

многопортовой  памяти  компьютера  на  принципах  параллельного  доступа  к 

данным",  выполняемой  в 2012  году  в  рамках  приоритетного  тематического 

направления  Национального  университета «Львовская  политехника» «Новые 

интеллектуальные ,  компьютерные,  радиоэлектронные,  инфокоммуникационные 

измерительные  технологии,  системы,  устройства  и  бортовые  системы 

космических аппаратов». 

Цель  и  задачи  исследования.  Целью  диссертационной  работы  является 

разработка  средств  автоматизации  конфигурирования  аппаратных  ускорителей 

вычислений  в  компьютерах,  а  также  их  реализация  и  оценка  эффективности 

применения. 

  10

Согласно  поставленной  цели  в  рамках  диссертационной  работы  решаются 

следующие задачи: 

  Анализ  существующих  методов  построения  и  структурной  организации 

аппаратных ускорителей вычислений в компьютерах. 

  Анализ  технологий  и  средств  проектирования  специализированных 

процессоров в контексте их применения в аппаратных ускорителях. 

  Определение  проблемных  вопросов  применения  аппаратных  ускорителей 

вычислений в компьютерах. 

  Разработка принципов построения средств автоматизации конфигурирования 

аппаратных  ускорителей  вычислений  в  компьютерах  и  формирование 

требований к их составным частям. 

  Оценка  требований  к  средствам  автоматизации  конфигурирования 

аппаратных ускорителей вычислений и их составляющих. 

  Исследование  методов  построения  и  принципов  структурной  организации 

системы распределения вычислительной нагрузки. 

  Исследование  методов  построения  и  принципов  структурной  организации 

системы  генерирования  программных  моделей  специализированных 

процессоров. 

  Программная реализация системы распределения вычислительной нагрузки и 

системы  генерирования  программных  моделей  специализированных 

процессоров. 

  Исследование работы средств автоматизации конфигурирования аппаратных 

ускорителей  вычислений  в  компьютерах  и  оценки  эффективности  их 

применения. 

Объект  исследования –  процессы  организации  работы  средств 

автоматизации  конфигурирования  аппаратных  ускорителей  вычислений  в 

компьютерах. 

Предмет  исследования –  методы  и  средства  автоматизации 

конфигурирования аппаратных ускорителей вычислений в компьютерах. 

  11

Методы  исследований.  При  выполнении  поставленных  в  диссертационной 

работе  задач  были  использованы:  вычислительная  математика,  дискретная 

математика,  теория  проектирования  специализированных  компьютерных  систем, 

теория  проектирования  сверхбольших  интегральных  схем,  теория  цифровых 

автоматов,  цифровая  схемотехника,  моделирование  алгоритмов  и  аппаратных 

средств  компьютера,  экспериментальные  исследования,  программирование  на 

языках высокого уровня. 

Научная новизна работы. 

1.  Впервые  разработаны  принципы  построения  и  организации 

функционирования  средств  автоматизации  конфигурирования  аппаратных 

ускорителей вычислений в компьютерах и их основных составляющих – системы 

распределения вычислительной нагрузки и системы генерирования программных 

моделей  процессоров,  использование  которых,  в  отличие  от  традиционного 

исполнения реконфигурирования ускорителя, не требует от пользователя решения 

задачи  распределения  вычислительной  нагрузки,  а  также  разработка  и  синтеза  в 

реконфигурируемой  среде  программных  моделей  специализированных 

процессоров. 

2. Впервые разработан метод распределения вычислительной нагрузки между 

компьютером и ускорителем, который заключается в проведении анализа входной 

программы  с  целью  выделения  в  ней  линейных  участков,  определении  для  этих 

участков  общего  региона,  как  наиболее  эффективного  для  выполнения  в 

ускорителе  фрагмента  программного  кода,  и  его  перемещении  в  отдельную 

подпрограмму,  вынесении  этой  подпрограммы  из  входной  программы  и 

генерировании  из  нее  исходного  кода,  предназначенного  для  выполнения  на 

ускорителе,  что  позволило  автоматизировать  процесс  распределения 

вычислительной  нагрузки  между  компьютером  и  ускорителем  и  создать  четкий 

программный интерфейс между ними. 

3.  Впервые  разработан  метод  формирования  нагрузки  ускорителя  и  метод 

создания  подпрограммы  ускорителя  на  основе  проведения  анализа  потокового 

графа  исполняемого  алгоритма  и  выбора  целесообразного  для  реализации 

  12

региона,  что  обеспечило  эффективное  взаимодействие  между  компьютером  и 

ускорителем с применением средств языка программирования. 

4.  Получены  выражения  для  оценки  и  проведено  исследование  по 

функциональной  полноте,  временным  характеристикам  и  архитектурным 

особенностям  генерируемых  процессоров,  а  также  проведен  сравнительный 

анализ  средств  генерирования  программных  моделей  процессоров  на  основе  их 

библиотек,  на  основе  библиотек  их  компонент  и  на  основе  их  конфигурируемых 

моделей,  и  на  основе  систем  их  автоматизированного  проектирования  с  языка 

высокого  уровня,  что  позволило  определить  области  целесообразного 

использования  средств  генерирования  в  средствах  автоматизации 

конфигурирования аппаратных ускорителей. 

Практическое значение полученных результатов. 

1.  Разработаны  принципы  построения,  структура  и  основы  организации 

функционирования  средств  автоматизации  конфигурирования  аппаратных 

ускорителей вычислений в компьютерах и их основных составляющих – системы 

распределения вычислительной нагрузки и системы генерирования программных 

моделей  процессоров  могут  быть  использованы  для  создания 

высокопроизводительных компьютерных систем. 

2.  Внедрение  в  существующих  компьютерах  с  реконфигурируемыми 

ускорителями  разработанных  метода  распределения  вычислительной  нагрузки, 

метода  формирования  нагрузки  ускорителя  и  метода  создания  функции,  которая 

выносится  для  выполнения  на  ускорителе,  позволит  автоматизировать  процесс 

распределения  вычислительной  нагрузки  между  компьютером  и  ускорителем  и 

создать четкий программный интерфейс между ними. 

3.  Разработанные  программные  средства  автоматизации  конфигурирования 

аппаратных  ускорителей  вычислений  в  компьютерах  обеспечили  ускорение 

компьютера  при  выполнении  тестовой  программы  умножения  матриц,  что 

подтверждает  целесообразность  их  внедрения  в  существующие  компьютеры  с 

реконфигурируемыми ускорителями. 

  13

4.  Проведены  установка,  настройка  и  экспериментальные  исследования 

работы  средств  автоматизации  конфигурирования  аппаратных  ускорителей 

вычислений  в  компьютерах  на  тестовой  программе  умножения  матриц,  что 

показало  их  работоспособность  и  подтвердило  целесообразность  внедрения 

разработанных  средств  и  корректность  положенных  в  основу  их  построения 

методов. 

Внедрение  результатов  работы.  Теоретические  и  практические  результаты 

работы  внедрены  при  выполнении  госбюджетной  научно-исследовательской 

работы: "Создание  программных  средств  высокопроизводительных 

компьютерных  систем  на  основе  универсальных  компьютеров",  выполненной  в 

2009-2010  годах  в  рамках  государственной  целевой  программы «Научные  и 

научно-технические  разработки  по  государственным  целевым  программам  и 

разработкам»  по  договору  с  Министерством  образования  и  науки  Украины, 

государственный  регистрационный  номер 0109U007349,  шифр  работы  ДЗ/465-2009,  а  также  в  учебном  процессе  кафедры  ЭВМ  Национального  университета 

"Львовская  политехника"  в  рамках  дисциплины "Архитектура  компьютеров". 

Данные о внедрении подтверждены соответствующими актами. 

Личный вклад соискателя состоит в теоретическом обосновании полученных 

результатов, их экспериментальной проверке и исследованиях, а также в создании 

программных средств для практического использования полученных результатов. 

Основное  содержание  работы,  все  теоретические  и  практические  разработки, 

выводы  и  рекомендации  разработаны  автором  лично.  В  печатных  работах, 

опубликованных  в  соавторстве,  соискателю  принадлежат: [40] –  принципы 

организации  работы  системы "компьютер –  реконфигурируемый  ускоритель", 

анализ  принципов  работы  средств  проектирования  системного  уровня; [45] – 

анализ  принципов  работы  существующих  генераторов  программных  моделей 

вычислительных устройств; [54] – разработка структуры генератора программных 

моделей  процессоров  на  основе  библиотеки  компонент  и  алгоритма 

функционирования  подпрограммы  обработки  компонент; [58] –  структура 

системы автоматизации конфигурирования реконфигурируемого ускорителя; [59] 

  14

–  разработка  структуры  средств  автоматизации  конфигурирования  аппаратных 

ускорителей  вычислений  в  компьютерах; [60] –  обзор  и  анализ  стандартных 

интерфейсов  на  предмет  пригодности  для  коммуникации  реконфигурируемого 

ускорителя  с  универсальным  компьютером; [61] –  исследование  требований  к 

системе генерирования моделей процессоров cамоконфигурируемого аппаратного 

ускорителя; [71] –  разработка  и  исследование  системы  распределения 

вычислительной  нагрузки  между  хост-компьютером  и  самоконфигурируемым 

ускорителем; [119] – настройка системы распределения вычислительной нагрузки 

и проверка ее работоспособности на тестовой программе умножения матриц. 

Апробация  результатов  диссертации.  Основные  положения  и  результаты 

диссертационной  работы  докладывались  и  обсуждались  на  следующих  научных 

конференциях: 

  V  Международной  научно-технической  конференции «Dependable Systems, 

Services and Technologies» (DESSERT'10), 11-15 мая 2010г., г. Кировоград. 

  II  Международной  научно-практической  конференции «Программное 

обеспечение в образовании и науке», 12-13 мая 2010 г., г. Киев. 

  IV Международной научной конференции студентов, аспирантов и молодых 

ученых «Компьютерные науки и инженерия 2010» (CSE-2010), 25-27 ноября 

2010 г., г. Львов. 

  V  Международной  научно-технической  конференции «Современные 

компьютерные  системы  и  сети:  разработка  и  использование» (ASCN-2011), 

29 сентября – 01 октября 2011 г., г. Львов. 

  V  Международной  научной  конференции  студентов,  аспирантов  и  молодых 

ученых «Компьютерные науки и инженерия 2011» (CSE-2011), 24-26 ноября 

2011 г., г. Львов. 

Публикации.  По  результатам  выполненных  исследований  опубликовано 10 

работ,  из  них 7  статей  в  научных  журналах  и  сборниках,  перечень  которых 

утвержден  ВАК  Украины, 3  статьи  в  материалах  международных  научно-технических конференций.

Список литературы

ОСНОВНЫЕ ВЫВОДЫ ПО РАБОТЕ 

В  диссертационной  работе  решена  научная  задача  разработки  принципов 

построения  и  организации  функционирования  средств  автоматизации  

конфигурирования  аппаратных  ускорителей  вычислений  в  компьютерах, 

исследования  и  разработки  методов  и  средств  распределения  вычислительной 

нагрузки  и  генерирования  программных  моделей  процессоров,  а  также  их 

реализации и оценки эффективности применения. При этом получены следующие 

результаты: 

1.  Проведен  анализ  современных  технологий  и  средств  проектирования 

программных  моделей  СП,  а  также  тенденций  развития  направления 

высокопроизводительных  вычислений,  в  основе  которого  лежит 

использование  аппаратных  ускорителей,  и  сформулирована  необходимость 

создания  методов  и  средств  автоматизации  их  конфигурирования,  которые 

создают  в  программируемой  среде  СП  для  значительно  более  быстрого  по 

сравнению  с  универсальным  компьютером  выполнения  вычислительных 

алгоритмов. 

2.  Разработаны  принципы  построения,  структура  и  основы  организации 

функционирования  САК,  использование  которых  не  требует  разработки 

пользователем  программной  модели  СП,  сформированы  концептуальные 

основы построения и функционирования ее составных частей. 

3.  Сформулированы требования к составным частям САК, а именно: к системе 

распределения  вычислительной  нагрузки,  к  системе  генерирования,  к 

средствам  логического  синтеза  процессоров  и  конфигурирования  ПЛИС,  к 

драйверу ускорителя, и к его реконфигурируемой среде, которые положены в 

основу их проектирования. 

4.  Проведен  выбор  типа  фрагмента  программного  кода  и  разработан  метод 

распределения  вычислительной  нагрузки  между  компьютером  и 

ускорителем. 

  135

5.  Разработан  метод  распределения  вычислительной  нагрузки  между  хост-компьютером  и  ускорителем,  метод  формирования  нагрузки  ускорителя  и 

метод  создания  функции  для  выполнения  на  ускорителе,  что  позволило 

разработать  структуру  системы  распределения  вычислительной  нагрузки  и 

осуществить реализацию ее компонентов. 

6.  Проведен  анализ  средств  генерирования  программных  моделей  процессоров 

в контексте их применения в САК для построения системы генерирования и 

исследовано  их  соответствие  требованиям  к  системе  генерирования  на 

основе которого выбрана для реализации и разработана структура генератора 

и  программные  средства  системы  генерирования  на  основе  библиотеки 

процессорных  компонент,  которые  имеют  преимущества  над  традиционной 

технологией конфигурирования программных моделей процессоров языками 

описания аппаратных средств. 

7.  Проведена  установка  и  настройка  на  хост-компьютере  средств  системы 

распределения  вычислительной  нагрузки,  с  помощью  которых  выполнено 

распределение  тестовой  программы  для  хост-компьютера  и  ускорителя. 

Записаны  выражения,  согласно  с  которыми  проведен  расчет  полученного 

ускорения  выполнения  программы  в  ускорителе  по  сравнению  с  ее 

выполнением  в  ЦП  хост-компьютера.  Значение  ускорения  для  тестовой 

программы  составляет 29,22  раз  и  подтверждает  правильность  концепции 

САК и положенных в основу ее построения методов. 

СПИСОК ЛИТЕРАТУРЫ 

1.  Мельник  А.  Технологія  проектування  ядер  комп’ютерних  пристроїв /  А. 

Мельник,  В.  Мельник //  Вісник  Національного  університету “Львівська 

політехніка” “Комп’ютерні системи та мережі”. – 2002. - №463. – C.3-9. 

2.  IEEE, Standard VHDL Language Reference Manual. Standard 1076-1993, New 

York, NY: IEEE, 1993. 

3.  IEEE, Standard Verilog Hardware Description Language  Reference Manual. 

Standard 1364-1995, New York, NY: IEEE, 1995. 

4.  A. Melnyk. “Newest Computer Devices Design Technology on a Base of 

Configurable Models” / Proceedings of the 1st International Conference 

“Advanced Computer Systems and Networks: Design and Application”. 

September 24-26, 2003, Lviv, Ukraine, pp. 10-12. 

5.  Електронний ресурс. Режим доступу: http://www.intron-innovations.com 

6.  Мельник  А.  О.  ХАМЕЛЕОН –  система  високорівневого  синтезу 

спеціалізованих  процесорів /  А.  О.  Мельник,  А.  М.  Сало,  В.  Клименко,  Л. 

Цигилик,  А.  Юрчук //  Науково-тухнічний  журнал  Національного 

аерокосмічного університету ім. М. Є. Жуковського «Харківський авіаційний 

інститут», Харків, 2009.-№5. C. 189-195. 

7.  Мельник  А.  О.  Програмні  спеціалізовані  процесори  для  реконфігуровних 

прискорювачів  універсальних  комп’ютерів /  Мельник  А.  О.,  Мохаммад  Аль 

Хабабсах //  Науковий  вісник “Комп’ютерні  системи  і  компоненти”. – 

Чернівці:  Чернівецький  національний  університет  імені  Юрія  Федьковича, - 

2008. - №478. - C. 20-25. 

8.  [Електронний ресурс] / – Режим доступу: www.impulsec.com 

9.  [Електронний ресурс] / – Режим доступу: www.mitrion.com 

10.  Мельник А. О. Архітектура комп’ютера / А. О. Мельник. – Луцьк: Волинська 

обласна друкарня, 2008. - 470 с. 

11.  Таненбаум  Э.  Многоуровневая  организация  ЭВМ. –  М.  Мир, 1979, -C. 121-129. 

  137

12.  [Електронний ресурс] / – Режим доступу: www.copacobana.org 

13.  Т-Платформы /  Процессор PowerXCell 8i. [Електронний  ресурс] / –Режим 

доступу: [http://vist.ru/processor/t-platformy-processor-powerxcell-8i/] – 2010. 

14.  Д.  Мороз.  Процессор Cell:  шаг  в  будуще [Електронний  ресурс] / –  Режим 

доступу: http://www.3dnews.ru/cpu/cell/index2.htm - 01.03.2005. 

15.  Процессор CELL [Електронний  ресурс] / –  Режим  доступу:  

http://parallel.ru/computers/cell.html 

16.  Thomas Chen, Ram Raghavan, Jason Dale, Eiji Iwata. Cell Broadband Engine 

Architecture and its first implementation. A performance view. [Електронний 

ресурс] / –  Режим  доступу: 

http://www.ibm.com/developerworks/power/library/pa-cellperf/ -  Nov 2005. 

17.  IBM Systems and Technology Group.  Creating High Performance Radar 

Applications with the  Cell Broadband Engine. [Електронний  ресурс] / –  Режим 

доступу:  http://www.gedae.com/documents/IBM_Cell_Radar2007Conf.pdf - 

April 2007. 

18.  С.  Ярошенко. Cell:  процессор-клетка. [Електронний  ресурс] / –  Режим 

доступу: [http://comprice.ru/articles/detail.php?ID=40100] – 2005. 

19.  D. Pham et al. Overview of the architecture, circuit design and physical 

implementation of a first-generation Cell  processor, / D. Pham // IEEE J. Solid-State Circuits, vol. 41, - Aug. 2007. - no. 8, - P. 1692–1706. 

20.  CSX700 Floating Point Processor Datasheet. ClearSpeed Technology Ltd, 2011, 

53p. [Електронний  ресурс] / –  Режим  доступу: 

[www.clearspeed.com/products/documents/csx700_datasheet_rev1e.pdf] 

21.  J. Makino. GRAPE accelerators. [Електронний  ресурс] / –  Режим  доступу: 

[http://www.artcompsci.org/~makino/talks/barcelona20100603.pdf] 

22.  J Makino. Specialized Hardware for Supercomputing, SciDAC Review, Issue 

[Електронний  ресурс] / –  Режим  доступу: 

[http://www.scidacreview.org/0902/html/hardware.html] - Spring 2009. 

23.  Grape DR: 512  ядер  в  одном  процессоре. [Електронний  ресурс] / –  Режим 

доступу: [http://www.ixbt.com/news/all/index.shtml?07/17/22] - 8.11.2006. 

  138

24.  Energy-efficient supercomputers ranked Little Green500. [Електронний ресурс] / 

–  Режим  доступу: 

[http://www.green500.org/lists/2010/06/little/list.php?from=1&to=100] - 

31.08.2011 

25.  Grape-DR -  самый "экологичный"  суперкомпьютер  Японии. [Електронний 

ресурс] / – Режим доступу:  [http://infuture.ru/article/3432]. – 14.07.2010 

26.  А.  Берилло. NVIDIA CUDA —  неграфические  вычисления  на  графических 

процесорах. [Електронний  ресурс] / –  Режим  доступу: 

[http://www.ixbt.com/video3/cuda-1.shtml] - 23.09.2008 

27.  П.  Болотов.  Краткий  анализ  архитектуры NVIDIA Fermi. [Електронний 

ресурс] / –  Режим  доступу: [http://nvworld.ru/articles/nvidia_fermi/]-  

14.11.2009 

28.  NVIDIA  официально  представила  новую  архитектуру CUDA GPU  под 

кодовым  названием Fermi. [Електронний  ресурс] / –  Режим  доступу: 

[http://www.ixbt.com/news/hard/index.shtml?12/46/33] - 02.10.2009 

29.  А.  Берилло.  Семейства  видеокарт AMD (ATI) Radeon.  Справочная 

информация. [Електронний  ресурс] / –  Режим  доступу: 

[http://www.ixbt.com/video2/spravka-r9xx.shtml] - 23.05.2011 

30.  А.  Берилло.  Новая  графическая  архитектура NVIDIA GF100. [Електронний 

ресурс] / –  Режим  доступу: [http://www.ixbt.com/video3/gf100.shtml] – 

19.01.2010 

31.  El-Ghazawi T. Reconfigurable Supercomputing Tutorial, / T. El-Ghazawi et al. // 

Int'l Conf. High-Performance Computing, Networking, Storage and Analysis 

(SC06), November, 11, 2006. 

32.  Gokhale M. B. Reconfigurable Computing: Accelerating Computation with Field-Programmable Gate Arrays / M. B. Gokhale., P. S. Graham, Springer, 2005. 

33.  PCI Express System Architecture; 1st Ed; Ravi Budruk / Don Anderson / Tom 

Shanley, 2003. - 1120 p. 

34.  Introduction to PCI Express : A Hardware and Software Developer's Guide; 1st 

Ed, 2003. - 325 p. 

  139

35.  Complete PCI Express Reference : Design Implications for Hardware and 

Software Developers; 1st Ed, 2003. - 1056 p. 

36.  USB Complete: The Developer's Guide; 4th Ed; Jan Axelson, 2009. - 506 p. 

37.  USB Mass Storage: Designing and Programming Devices and Embedded Hosts; 

1st Ed; Jan Axelson, 2006. - 287 pages 

38.  DIME Module, Physical Level 0 Specification, Nallatech Ltd, NT301-0001, 2003. 

39.  Devlin Malachy DIME - The First Module Standard for FPGA Based High 

Performance Computing / Malachy Devlin, Allan J. Cantle // FPL '99 Proceedings 

of the 9th International Workshop on Field-Programmable Logic and Applications. 

Springer-Verlag, London, UK, 1999. – P. 425 – 430. 

40.  Сарайрех  З.  Використання  реконфігуровних  прискорювачів  для  підвищення 

продуктивності персональних комп’ютерів / А.О. Мельник, В.А. Мельник, З. 

Т. Сарайрех // Науковий вісник Чернівецького ун-ту. Комп’ютерні системи та 

компоненти. –  Чернівці:  Чернівецький  національний  університет  імені  Юрія 

Федьковича, 2010. - Т.1 Вип.1. – С. 20-25. 

41.  Melnyk A. DSP System Based on Programmable Processor with Scalable 

Parametrizable Fast Orthogonal Transforms Hardware Core / A. Melnyk 

//Proceedings of the XI Conference “Application of Microprocessors in Automatic 

Control and Measurement”, V.1, Warsaw, Poland, 1998, P.87-98. 

42.  Melnyk V. Development of Symmetric Block Ciphering Processors using 

techniques of configuring the Soft-Cores / V. Melnyk // Pomiary, Automatyka, 

Kontrola. Miesiecznik Naukowo-Techniczny. 7/8, 2003. – P. 59-62. 

43.  Мельник  В.  Технології  конфігурування  моделей  процесорів  симетричного 

блокового  шифрування /  В.  Мельник //  Вісник  Національного  університету 

“Львівська  політехніка” “Комп’ютерні  системи  проектування.  Теорія  і 

практика”. – 2003. - №471. – C. 149-158. 

44.  Melnyk A. IP Cores Generators in  SoC Design / A Melnyk., W. Melnyk // 

Proceedingd of the 5th international Conference for Students and Young Scientists 

„Telecommunication in XXI Century“, Poland, Wólka Milanowska, 24-26 

November 2005. - P. 23-28. 

  140

45.  Сарайрех З. Побудова генераторів програмних моделей комп'ютерних систем 

на  кристалі /  В.А.  Мельник,  З.  Сарайрех //  Науково-технічний  журнал 

Національного  аерокосмічного  університету  ім.  М.Є.  Жуковського 

“Харківський авіаційний інститут” «Радіоелектронні і комп’ютерні системи», 

– №7 (48), Харків "ХАІ" 2010, – С.215-219. 

46.  Мельник  А.  Організація  бібліотек  ядер  стандартизованих  та  замовних 

комп’ютерних  пристроїв  для  високопродуктивних  Реконфігурованих 

прискорювачів /  А.  Мельник,  В.  Мельник // IV  Всеукраїнська  науково-практична  конференція «Комп’ютерні  технології:  наука  і  освіта»,   Україна, 

м.Луцьк, 9-11  жовтня 2009  р.,  Луцький  інститут  розвитку  людини 

Університету «Україна», - C. 113-117. 

47.  Байсіг  Ю.  Порівняльний  аналіз  варіантів  структурної  організації  процесора 

захисту інформації за алгоритмом DES / Ю. Байсіг, Т. Коркішко, В. Мельник, 

А.  Мельник //  Матеріали  міжнародної  науково-технічної  конференції 

“Сучасні  проблеми  в  комп’ютерних  науках  в  Україні” (CCU’2000). – 

Славське, 2000. – C. 100 – 109. 

48.  IEEE Std. 1666-2005 IEEE Standard SystemC Language Reference Manual, 31 

March 2006. – 423p. 

49.  Handel-C Language Reference  Manual For DK. Version 4. // Celoxica Limited, 

2005. – 348p. 

50.  Genest G. Programming an FPGA-based  Super Computer Using a C-to-VHDL 

Compiler: DIME-C / G. Genest, R. Chamberlain, R. Bruce // Adaptive Hardware 

and Systems, 2007. AHS 2007. Second NASA/ESA Conference, 5-8 Aug. 2007. - 

P. 280 – 286. 

51.  Pellerin D. Practical FPGA Programming in C / D. Pellerin, S. Thibault Pearson 

Education, Inc., Upper Saddle River, NJ, 2005. 

52.  Stefan Möhl. The Mitrion-C Programming Language. Mitrionics Inc., Lund, 

Sweden, 2005. 

53.  Keating M. «Reuse Methodology Manual for System-On-a-Chip Design» / M. 

Keating, P. Bricaud, Kluwer Academic Publishers, 1999, - 224 p. 

  141

54.  Сарайрех  З.  Засоби  генерації  програмних  процесорів  на  основі  бібліотеки  їх 

компонент /  В.  Мельник,  З.  Сарайрех //  Вісник  Національного  університету 

„Львівська  політехніка” «Автоматика,  вимірювання  та  керування». –  №695, 

Львів, 2011, – С.82 – 87. 

55.  Melnyk Anatoly. Automatic generation of ASICs / Anatoly Melnyk, Andriy Salo // 

Proceedings of NASA/ESA Conference on Adaptive Hardware and Systems AHS-2007, Edinburgh, UK, 2007. - P. 311-317. 

56.  Мельник  А.  О.  Автоматичний  синтез  спеціалізованих  процесорів  від 

алгоритму  до  рівня  міжрегістрових  передач /  А.  О.  Мельник //  Матеріали 

проблемно-наукової  міжгалузевої  конференції «Інформаційні  проблеми 

комп’ютерних  систем,  юриспруденції,  енергетики,  економіки,  моделювання 

та управління (ПНМК – 2010)», Бучач, 2010. –C. 27-29. 

57.  Мельник  В.  Стан  та  перспективи  розвитку  високопродуктивних 

обчислювальних  систем /  В.  Мельник //  Вісник  Національного  університету 

„Львівська  політехніка” «Комп’ютерні  системи  та  мережі». –  Львів, 2011 - 

№717. - C.96 – 104. 

58.  Сарайрех  З.  Самоконфігуровні  апаратні  прискорювачі  обчислень  в 

комп’ютерах / В. Мельник, З. Сарайрех // Вісник Національного університету 

„Львівська  політехніка” «Комп’ютерні  системи  та  мережі». –  №688,  Львів, 

2010, – С.163 – 171. 

59.  Сарайрех  З.  Метод  самоконфігурування  апаратного  прискорювача /  В. 

Мельник,  З.  Сарайрех //  Матеріали V  Міжнародної  конференції  молодих 

вчених “Комп’ютерні  науки  та  інженерія 2011” (CSE-2011). –  Львів, 2011. – 

С. 126-127. 

60.  Сарайрех  З.  Організація  взаємодії  реконфігуровного  прискорювача  з 

універсальним комп’ютером / В. Мельник, А. Юрчук, К. Ліпіч, З. Сарайрех // 

Вісник  Національного  університету „Львівська  політехніка” «Комп’ютерні 

науки та інформаційні технології». – № 686, Львів, 2010, – С.81 - 86. 

61.  Сарайрех  З.  Вимоги  до  системи  генерування  моделей  процесорів 

cамоконфігуровного  апаратного  прискорювача /  В.  Мельник,  З.  Сарайрех // 

  142

Матеріали 5-ої  Міжнародної  науково-технічної  конференції «Сучасні 

комп'ютерні  системи  та  мережі:  розробка  та  використання» (ASCN-2011). – 

Львів, 2011. – С. 255 – 258. 

62.  Jenq-Foung "JF" Yao, Yongqiao Xiao. Data structures for the most frequently used 

algorithms // Journal of Computing Sciences in Colleges, Volume 26 Issue 2, 

December 2010, Pages: 223-230. 

63.  [Електронний ресурс]. – Режим доступу: http://www.algosort.com/ 

64.  [Електронний ресурс]. – Режим доступу: http://xlinux.nist.gov/dads/ 

65.  Мельник  А.  О  Модель  архітектури  спеціалізованого  процесора /  А.  О. 

Мельник,  В.  А.  Мельник,  Мохаммад  Аль  Хабабсах. //  Науковий  вісник 

Чернівецького університету: Збірник наукових праць, вип. 479: Комп’ютерні 

системи та компоненти. Чернівці, 2009, C. 6-10. 

66.  [Електронний  ресурс]. –  Режим  доступу: 

http://www.altera.com/literature/wp/wp-01003.pdf, 

67.  [Електронний  ресурс]. –  Режим  доступу:  

http://www.eecg.toronto.edu/~jayar/pubs/brown/survey.pdf, 

68.  [Електронний  ресурс]. –  Режим  доступу:  

http://www.actel.com/documents/Actel_Architecture_AN.pdf,  

69.  [Електронний  ресурс]. –  Режим  доступу: 

http://www.latticesemi.com/products/fpga/ecp2/optimizedfpgaarchitecture.cfm 

70.  Мельник  А.  О.  Спеціалізовані  комп’ютерні  системи  реального  часу /  А.  О. 

Мельник // –  Львів:  Державний  університет “Львівська  політехніка”, 1996. – 

54 c. 

71.  Сарайрех  З.  Система  розподілу  обчислювального  навантаження  між  хост-комп’ютером  та  самоконфігуровним  прискорювачем /  В.  Мельник,  В. 

Степанов,  З.  Сарайрех //  Науковий  вісник  Чернівецького  університету. 

Комп’ютерні системи та компоненти. – Чернівці: Чернівецький національний 

університет імені Юрія Федьковича, 2012. – Т. 3. Вип. 1. – С.6-16. 

  143

72.  Bernstein D., Rodeh M. Global instruction scheduling for superscalar machines // 

ACM SIGPLAN 1991 conference on  Programming Language Design and 

Implementation.— 1991.— P. 241-255. 

73.  Anderson O. LLVM Tutorial 2: A More Complicated Function // Technical 

report.— 2009.— P. 54. 

74.  [Електронний ресурс]. – Режим доступу: http://llvm.org/ 

75.  Aho A. V., Lam M. S., Sethi R., Ullman J. D. Compilers: Principles, Techniques, 

and Tools (2nd Edition). Addison-Wesley, 2006. – P.212. 

76.  Lattner C., Adve V. LLVM: A Compilation Framework for Lifelong Program 

Analysis & Transformation // International Symposium on Code Generation and 

Optimization (CGO’04). – 2004. – P.57-69. 

77.  [Електронний ресурс]. – Режим доступу: http://www.microapl.co.uk/asm2c/ 

78.  Terei D. A., Chakravarty M. M. An LLVM Backend for GHC // Third ACM 

Haskell Symposium on Haskell. – 2010. – P.109–120. 

79.  Auslander M., Hopkins M. An overview of the pl.8 compiler // ACM SIGPLAN 

82 Symposium on Compiler Construction. – 1982. – P.22–31. 

80.  Свами М., Тхуласираман К. Графы, сети и алгоритмы. – М.: Мир, 1984. – 454 

с. 

81.  Estrin G. Organization of computer system: the fixed plus variable structure 

computer / G. Estrin // Proc. Western Joint Computer Conf. – 1960. – N5. – P. 33–

40. 

82.  Hauser J.R. Garp: A mips processor with a reconfigurable coprocessor / J.R. 

Hauser , J. Wawrzynek // Proceedings  of the IEEE Workshop on FPGAs for 

Custom Computing Machines , 1997, P. 24-33. 

83.  Leijten J. AVISPA: a massively parallel reconfigurable accelerator / J. Leijten, G. 

Burns, J. Huisken, E. Waterlander,  A. van Wel, // System-on-Chip, 2003. 

Proceedings. International Symposium on. Issue Date: 19-21 Nov. 2003. 

84.  Singh H. Morphosys: An Integrated Reconfigurable System for Data-Parallel and 

Computation-Intensive Applications / H. Singh, M.H. Lee, G. Lu, N. Bagherzadeh, 

  144

F.J. Kurdahi and E.M. Chaves Filho. // IEEE Transactions on Computers, - 2000.-vol. 49(5), - P. 465-481. 

85.  Baxter Rob. High-Performance Reconfigurable Computing – the View from 

Edinburgh. / Rob Baxter, Stephen Booth, Mark Bull, Geoff Cawood, Kenton 

D’Mellow, Xu Guo, Mark Parsons, James  Perry, Alan Simpson, Arthur Trew // 

Proceedings of NASA/ESA Conference on Adaptive Hardware and Systems AHS-2007, Edinburgh, UK, 2007, P. 211-217. 

86.  Anderson E. Enabling a uniform programming model across the software/hardware 

boundary / E. Anderson, J. Agron, W. Peck, J. Stevens, F. Baijot, E. Komp, R. 

Sass, D. Andrews // IEEE Symposium on FPGAs for Custom Computing 

Machines, 2006. – P. 89.98. 

87.  Andrews D. Programming models for hybrid fpga-cpu computational components: 

A missing link / D. Andrews, D. Niehaus, R. Jidin, M. Finley, W. Peck, M. Frisbie, 

J. Ortiz, E. Komp, and P. Ashenden. // IEEE Micro. – 2004. - 24(4): 42.53. 

88.  Carrillo J. E. The effect of reconfigurable units in superscalar processors./ J. E. 

Carrillo, P. Chow // In Proceedings of  the 2001 ACM/SIGDA ninth international 

symposium on Field programmable gate arrays, New York, NY, USA, ACM 

Press.2001. – P. 141.150. 

89.  Caspi E. Stream computations organized for reconfigurable execution (SCORE) / 

E. Caspi, M. Chu, R. Huang, J. Yeh, J. Wawrzynek, A. DeHon // In FPL, - 2000.- 

P. 605.614. 

90.  DeHon A.. Stream computations organized for reconfigurable execution. / A. 

DeHon et al. // Journal of Microprocessors and Microsystems, 30:334.354, 

September 2006. 

91.  Fu W. An execution environment for reconfigurable computing. / W. Fu , K. 

Compton // IEEE Symposium on FPGAs  for Custom Computing Machines, 

00:149.158, 2005. 

92.  Hauck S. The Chimaera reconfigurable functional unit / S. Hauck, T. W. Fry, M. 

M. Hosler, J. P. Kao. // In K. L. Pocek and J. Arnold, editors, Proceedings of the 

  145

IEEE Symposium on FPGAs for Custom Computing Machines. IEEE Computer 

Society Press, 1997. – P. 87.96. 

93.  Hauser J. R. Garp: A mips processor with a reconfigurable coprocessor / J. R. 

Hauser , J. Wawryznek // In IEEE Symposium on FPGAs for Custom Computing 

Machines, 1997. 

94.  Jacob J. A. Memory interfacing and instruction specification for reconfigurable 

processors / J. A. Jacob  , P. Chow // In FPGA '99: Proceedings of the 1999 

ACM/SIGDA seventh international symposium on Field programmable gate 

arrays, New York, NY, USA, ACM Press. , 1999. -, P. 145.154. 

95.  Kapasi U. J. Programmable stream processors. / U. J. Kapasi,  S. Rixner, W. J. 

Dally, B. Khailany, J. H. Ahn, P. Mattson, J. D. Owens. // Computer, 36(8):54.62, 

- 2003. 

96.  Kelm J. H. Operating system interfaces to reconfigurable systems. Master's thesis, 

University of Illinois at Urbana-Champaign, Urbana, Illinois, December 2006. 

97.  Kelm J. H. CIGAR: Application partitioning for a CPU/coprocessor architecture / 

J. H. Kelm, I. Gelado, M. Murphy, N.  Navarro, S. Lumetta, W. W. Hwu // In 

International Conference on Parallel Architectures and Compilation Technques 

(PACT), Sept 2007. 

98.  Noseworthy J. Efficient use of communications between an fpga's embedded 

processor and its reconfigurable logic / J. Noseworthy , M. Leeser // In 

Proceedings of the International Symposium on Field Programmable Gate Arrays., 

2006. – P. 233. 

99.  Uhrig S. Coupling of a reconfigurable  architecture and a multithreaded processor 

core with integrated real-time scheduling.  / S. Uhrig, S. Maier, G. Kuzmanov, T. 

Ungerer. // In 13th Recon_gurable Architectures Workshop, 2006. 

100. Vuletic M. Virtual memory window for application-specific reconfigurable 

coprocessors / M. Vuletic, L. Pozzi, P. Ienne// In Design Automation Conference, 

volume 41., 2004. , - P. 948.953. 

  146

101. Welsh M. Incorporating memory management into user-level network interfaces / 

Welsh M., Basu A., von Eicken T.  Technical Report TR97-1620, Cornell 

University, 13, 1997. 

102. Wigley G. B. The First Real Operating System for Reconfigurable Computing / G. 

B. Wigley , D. A. Kearney. // In Proc. of the 6th Australian Computer Science 

Week (ACSAC), Gold Coast, Australia IEEE Press., Jan. 2001. 

103. Wittig R. OneChip: An FPGA processor with reconfigurable logic / R. Wittig , P. 

Chow.// In K. L. Pocek and J. Arnold, editors, IEEE Symposium on FPGAs for 

Custom Computing Machines, Los Alamitos, CA, IEEE Computer Society Press., 

1996. –P.  126.135. 

104. Melnyk V. Set of Symmetric Block  Ciphering Soft-Cores / V. Melnyk // 

Proceedings of the VII-th International Conference CADSM 2003, - Lviv-Slavsko., February 18-22, 2003. - P.190-193. 

105. A Proven EDA Solutions Provider  makes all the difference. [Електронний 

ресурс] / – Режим доступу: http://www.aldec.com/en]  

106. [Xilinx Core Generator. Xilinx Inc. [Електронний  ресурс] / –  Режим  доступу:  

http://www.xilinx.com/ise/products/coregen_overview.pdf -  2005.  

107. [Електронний  ресурс] / –  Режим  доступу: 

http://www.xilinx.com/tools/coregen.htm 

108. Мельник В. А. Методи конфігурування моделей спеціалізованих процесорів / 

В.  А.  Мельник,  Мохаммад  Аль  Хабабсах //  Матеріали IV  Всеукраїнської 

наково-практичної  конференції «Комп’ютерні  технології:  наука  і  освіта», 

Україна, Луцьк, 9-11 жовтня 2009. - C. 121-125. 

109. [Електронний ресурс] / – Режим доступу: http://www.celoxica.com 

110. [Електронний ресурс] / – Режим доступу: http://www.impulseaccelerated.com 

111. Accelerate Software Algorithms on FPGAs. [Електронний  ресурс] / –  Режим 

доступу: http://www.nallatech.com 

112. ANSI-C to VHDL Compiler. [Електронний  ресурс] / –  Режим  доступу: 

http://www.nallatech.com/FPGA-Development-Tools/dimetalk.html 

  147

113. [Електронний  ресурс] / –  Режим  доступу: 

http://www.nallatech.com/Development-Tools/dime-c.html 

114. SYNOPSYS: INNOVATION AND BEYOND. [Електронний ресурс] / – Режим 

доступу: http://synfora.com 

115. Dylan McGrath. Synopsys buys Synfora  assets // EE Times. News & Analysis 

[Електронний  ресурс] / –  Режим  доступу:  http://www.eetimes.com/electronics-news/4200083/Synopsys-buys-Synfora-assets - 6.10.2010. 

116. System-Level Catalyst Member. [Електронний  ресурс] / –  Режим  доступу: 

http://www.synopsys.com/Community/Interoperability/SystemLevelCatalyst/pages

/MSynfora.aspx 

117. Algorithmic computing device (ACD) types and features. [Електронний ресурс] / 

– Режим доступу: http://intron-innovations.com/?p=sld_oscar 

118. Сарайрех  З.Т.  Програмні  засоби  синтезу  в  реконфігуровних  прискорювачах 

процесорів  на  основі  бібліотеки  їх  складових /  З.  Сарайрех //  Матеріали IV 

Міжнародної конференції молодих вчених CSE-2010 «Комп’ютерні науки та 

інженерія». – Львів, 2010. –С. 182-183. 

119. Сарайрех З.  Експериментальні  дослідження  засобів  розподілу 

обчислювального навантаження в реконфігуровних комп'ютерних системах / 

З. Сарайрех, В. Мельник, В. Степанов // Науковий часопис “Технічні вісті». – 

Львів. – №1(35). – 2012. – С.45-48