ДИАГНОСТИРОВАНИЕ ЦИФРОВЫХ УСТРОЙСТВ НА БАЗЕ ЭВОЛЮЦИОННОГО ПОДХОДА : ДІАГНОСТУВАННЯ ЦИФРОВИХ ПРИСТРОЇВ НА БАЗІ ЕВОЛЮЦІЙНОГО ПІДХОДУ

Краткое описание

НАЦИОНАЛЬНАЯ АКАДЕМИЯ НАУК УКРАИНЫ
ИНСТИТУТ ПРИКЛАДНОЙ МАТЕМАТИКИ И МЕХАНИКИ

На правах рукописи

ИВАНОВ ДМИТРИЙ ЕВГЕНЬЕВИЧ

УДК 004.3:681.518

ДИАГНОСТИРОВАНИЕ ЦИФРОВЫХ УСТРОЙСТВ
НА БАЗЕ ЭВОЛЮЦИОННОГО ПОДХОДА

Специальность 05.13.05 – Компьютерные системы и компоненты

Диссертация на соискание учёной степени
доктора технических наук

Научный консультант
Скобцов Юрий Александрович
доктор технических наук,
профессор

Донецк - 2013

СОДЕРЖАНИЕ
Перечень условных сокращений 6
Введение 7
1. Предмет исследования и сущность научной проблемы 16
1.1 Модели цифровых устройств. Обзор методов моделирова-ния логического уровня представления ЦУ 16
1.2 Обзор методов построения тестов цифровых устройств 28
1.3 Другие задачи построения ИдП при проектировании ЦУ 37
Выводы по первому разделу и задачи исследования 45
2. Разработка одноуровневых генетических алгоритмов построения
входных идентифицирующих последовательностей ЦУ 49
2.1. Одно- и двухуровневые эволюционные алгоритмы по-строения идентифицирующих последовательностей ЦУ 49
2.2. Шаблон одноуровневых ГА-методов построения иденти-фицирующих последовательностей ЦУ 54
2.3. ГА-метод построения инициализирующих последователь-ностей синхронных последовательностных ЦУ 71
2.4. ГА-метод построения последовательностей достижения
состояния ЦУ 83
2.5. ГА-метод верификации эквивалентности поведения двух
заданных ЦУ 90
Выводы по второму разделу 107
3. Разработка двухуровневых генетических алгоритмов построения
входных идентифицирующих последовательностей ЦУ 109
3.1. Шаблон двухуровневых ГА-методов построения иденти-фицирующих последовательностей 109
3.2. Двухуровневый ГА-метод построения проверяющих тес-тов ЦУ с активизацией неисправностей 113
3.3. Гибридный двухуровневый ГА-метод построения тестов
ЦУ с подтверждением состояний 126
3
3.4. Двухуровневый ГА-метод построения диагностических
тестов ЦУ 133
3.5. Двухуровневый метод функционального тестирования
арифметико-логических блоков 150
Выводы по третьему разделу 157
4. Генетические алгоритмы в проектировании энергоэффективных
ЦУ 159
4.1. Оценка рассеивания тепла при работе заданного ЦУ на за-данной входной последовательности 159
4.2. Оценка пикового рассеивания тепла заданного ЦУ 163
4.3. Оценка пикового n-тактного и устойчивого рассеивания
тепла для заданного ЦУ 168
4.4. Построение энергоэффективных тестов ЦУ 175
4.4.1. Построение тестов ЦУ на основе избыточности 177
4.4.2. Оценка рассеивания тепла избыточных тестов 181
4.4.3. Выбор субоптимального подмножества тестов 183
Выводы по четвёртому разделу 196
5. Разработка параллельных версий генетических алгоритмов по-строения входных идентифицирующих последовательностей 198
5.1. Схема «хозяин-рабочий» параллельных ГА для слабо-параллельных ВС с общей памятью 201
5.2. Схема «хозяин-рабочий» параллельных ГА для сильно-параллельных ВС с общей памятью 221
5.3 Схема «островов» параллельных ГА 229
Выводы по пятому разделу 245
6. Разработка параллельных методов моделирования ЦУ с неис-правностями
247
6.1. Базовый метод моделирования ЦУ с неисправностями 249
6.2. Методы моделирования ЦУ с неисправностями с разбие-нием списка неисправностей 253
4
6.2.1. Метод моделирования ЦУ с неисправностями с
разбиением списка неисправностей для вычисли-тельного кластера 254
6.2.2. Метод моделирования ЦУ с неисправностями с
разбиением списка неисправностей для слабо-параллельной ВС 269
6.3. Метод моделирования ЦУ с неисправностями для много-процессорных систем с общей памятью 274
6.4. Оценка масштабируемости методов моделирования ЦУ с
неисправностями 288
Выводы по шестому разделу 292
7. Применение алгоритмов симуляции отжига в задачах диагности-рования цифровых устройств 294
7.1. Общая структура алгоритма СО и схемы их применения 295
7.2. Одноуровневые методы применения алгоритма СО 304
7.2.1. Построение инициализирующих последовательно-стей ЦУ 304
7.2.2. Верификация эквивалентности поведения двух за-данных ЦУ 308
7.3. Двухуровневая схема применения алгоритма СО: метод
построения проверяющих тестов 310
7.4. Выбор субоптимального подмножества в задаче построе-ния энергоэффективных тестов 318
Выводы по седьмому разделу 326
8. Автоматизированная система моделирования и идентификации
АСМИД-Evolution 328
8.1. Назначение, функции, структура системы и взаимодейст-вие компонент 328
8.2. Структуры данных системы 335
8.3. Программная реализация и работа с системой 344
5
8.4. Эксплуатационные характеристики системы 351
Выводы по восьмому разделу 361

Выводы 363
Список использованных источников 367
Приложение А
Акты внедрения на предприятиях и в учебном процессе 397
Приложение Б

ПЕРЕЧЕНЬ УСЛОВНЫХ СОКРАЩЕНИЙ

ВС - вычислительная система;
ГА - генетический алгоритм;
ИдП - идентифицирующая последовательность;
ИнП - инициализирующая последовательность;
КА - конечный автомат;
КБ - комбинационный блок;
КЭ - комбинационный эквивалент;
ОКН - одиночные константные неисправности;
НЗ - неизменяющая замена;
ПАЭ - последовательностная аппаратурная эквивалентность;
ПДС - последовательность достижения состояния;
ПГА - параллельный генетический алгоритм;
РГА - распределённый генетический алгоритм;
САПР - система автоматизации проектирования;
СБИС - сверхбольшая интегральная схема;
СО - симуляция отжига;
СП - синхронизирующая последовательность;
ТНЗ - трёхзначная неизменяющая замена;
ТЭ - трёхзначная эквивалентность, трёхзначный эквивалент;
УП - установочная последовательность;
ХП - характеристическая последовательность;
ЦС - цифровая схема;
ЦУ - цифровое устройство;
ЭА - эволюционный алгоритм.

ВВЕДЕНИЕ

Актуальность темы. Широкое проникновение современной цифровой
техники во все сферы жизнедеятельности сопровождается стремительной тех-нологической гонкой. С одной стороны, процесс производства СБИС, пере-шедший на субмикронные уровни, позволяет проектировать всё более сложные
цифровые устройства (ЦУ), включая, например, «системы на кристалле». С
другой стороны, для обеспечения надёжности такой техники требуется соответ-ствующее развитие методов автоматизации проектирования ЦУ, их контроля,
диагностики и верификации. Одним из направлений развития таких методов
являются эволюционные вычисления.
В настоящее время исследователями разработан ряд методов построения
диагностирующих последовательностей ЦУ, использующих в качестве поиско-вых процедур эволюционные алгоритмы (ЭА). В отличие от структурных мето-дов, предполагающих синтез решения, эти методы используют технику вероят-ностного построения потенциальных решений и их дальнейшую оценку, в ча-стности на основе моделирования. Это позволяет обрабатывать большие ЦУ,
для которых важными также являются вопросы энергопотребления и рассеива-ния тепла.
Задачи разработки эволюционных методов контроля и диагностики рас-сматриваются как ведущими зарубежными (P. Prinetto, I. Pomeranz, Y. Zorian, Р.
Убар, Д.В. Сперанский, K.-T. Cheng, E.M. Rudnick, F. Corno, D.G. Saab, L.
Sekanina), так и отечественными авторами (В.И. Хаханов, Ю.А. Скобцов).
Однако построение существующих эволюционных методов основано на
эвристическом подходе, они носят точечный характер применения и слабо
взаимосвязаны между собой, что затрудняет их эффективное применение к ре-шению новых задач. Таким образом, возникает научная проблема объединения
данных методов на единой методологической основе, что позволит строить но-вые методы диагностирования больших ЦУ, реализуемых на широком классе
8
современных параллельных вычислительных систем (ВС).
Связь работы с научными программами, планами, темами. Данные ис-следования непосредственно связаны с выполнением: 1) Госбюджетной темы
«Дослiдження актуальних проблем моделювання, керування та ідентифікації
дискретних систем» (1999-2003гг., №Госрегистрации 0199U001612); 2) Гос-бюджетной темы «Алгебраїчні, комбінаторні, логічні та еволюційні методи
дослідження дискретних та неперервних систем та їх застосування до задач
ідентифікації та керування» (2004-2008гг., №Госрегистрации 0104U000863); 3)
Госбюджетной темы «Сучасні алгебраїчні, логічні та еволюційні методи
верифікації, ідентифікації і керування дискретними і неперервними системами»
(2009-2013гг., №Госрегистрации 0109U002770); 4) Госбюджетной темы «Разра-ботка научных основ построения компьютерных систем технической и меди-цинской диагностики» (2007-2011гг., H-3-07).
Цель и задачи исследования. Целью работы является повышение эффек-тивности автоматизированного диагностирования больших цифровых уст-ройств. Это достигается за счёт решения важной научно-практической пробле-мы разработки унифицированной методологии построения эволюционных мо-делей, методов и алгоритмов, в том числе параллельных, которые позволяют
решать широкий класс задач диагностирования и верификации ЦУ. С практи-ческой точки зрения это позволит строить современные программные системы
моделирования и диагностики цифровых устройств для широкого класса па-раллельных вычислительных систем.
Для достижения указанных целей решаются следующие задачи:
1. Исследование эволюционных методов с целью их применения в задачах
построения и оптимизации идентифицирующих последовательностей (ИдП)
ЦУ.
2. Разработка моделей одно- и двухуровневых ЭА построения входных
последовательностей диагностирования ЦУ, разработка на их основе методов и
алгоритмов генерации идентифицирующих последовательностей различных
классов с эволюцией одного и нескольких решений.
9
3. Исследование и разработка компонент ЭА построения и оптимизации
идентифицирующих последовательностей: кодирование особей и популяций,
оценочных функций, применяемых эвристик и т.п.
4. Исследование и разработка методов оценки рассеивания тепла для раз-личных режимов работы ЦУ, основанных на генетическом алгоритме (ГА-методов); разработка ГА-метода и алгоритма построения энергоэффективных
тестов, направленного на уменьшение рассеивания тепла при тестировании ЦУ.
5. Разработка параллельных генетических алгоритмов (ПГА) построения
ИдП на основании схем «хозяин-рабочий» и «островов» с целью их адаптации
для работы на современных параллельных вычислительных системах (ПВС)
различных классов, повышения их быстродействия и качества поиска.
6. Разработка параллельных методов моделирования ЦУ с неисправностя-ми с целью адаптации ЭА для работы на современных параллельных ВС с об-щей и распределённой памятью.
7. Разработка автоматизированной программной системы моделирования
и диагностики, содержащей модули эволюционного диагностирования цифро-вых устройств.
Объектом исследования является процесс диагностирования, контроля и
верификации цифровых устройств, заданных на структурном уровне в виде
правильной сети логических элементов.
Предметом исследования являются эволюционные методы построения и
оптимизации входных идентифицирующих последовательностей цифровых
устройств.
Методы исследований: методы и модели технической диагностики и пе-реключательных схем, методы математического моделирования, эволюцион-ных вычислений, теории булевых функций, конечных автоматов, теории мно-жеств.
Обоснованность и достоверность результатов исследований подтвержда-ется: корректным применением теории булевых функций и переключательных
схем, методов эволюционных вычислений, технической диагностики цифровых
10
устройств и дискретной математики; корректным использованием методов
компьютерного моделирования; позитивными отзывами специалистов и учёных
на международных конференциях.
Научная новизна полученных результатов заключается в разработке еди-ной методологии построения новых эффективных эволюционных методов ди-агностирования цифровых устройств, включающей компонентный синтез таких
методов на основании моделей и шаблонов эволюции решений и широкое при-менение параллельных вычислений.
Новые научные результаты заключаются в следующем:
1. Впервые предложена унифицированная методология построения эво-люционных моделей, методов и алгоритмов, которая позволяет на её основе
разрабатывать новые эффективные методы генерации идентифицирующих по-следовательностей, включая параллельные, способные обрабатывать цифровые
устройства большой размерности.
2. Получили дальнейшее развитие эволюционные методы построения
идентифицирующих последовательностей цифровых устройств на основе базо-вых проблемно-ориентированных компонент этих методов, включая кодирова-ние решений и оценочные функции, что даёт возможность повысить их эффек-тивность и разрабатывать на их основе новые методы.
3. Впервые введено понятие функций поведения, активности и различия
компонент цифровых устройств, что даёт возможность при построении оценоч-ных функций формализовать информацию о поведении устройств на структур-ном уровне, более точно оценивать строящиеся последовательности и, следова-тельно, улучшить сходимость эволюционных методов.
4. Получили дальнейшее развитие методы проектирования энергоэффек-тивных цифровых устройств на основе генетических алгоритмов, что даёт воз-можность строить проверяющие тесты с меньшим рассеиванием тепла в про-цессе тестирования, а также обеспечивает быстрое получение точных оценок
пикового рассеивания тепла в зависимости от режимов работы устройства.
5. Получили дальнейшее развитие методы построения параллельных гене-
11
тических алгоритмов по схеме «хозяин-рабочий», которые отличаются органи-зацией процедур моделирования цифровых устройств в функциях оценки осо-бей-последовательностей, что позволяет адаптировать их на современные па-раллельные вычислительные системы различных классов, а также существенно
повысить скорость работы таких методов.
6. Получили дальнейшее развитие методы построения параллельных гене-тических алгоритмов по схеме «островов» за счёт разработки новых методов
работы компонент сервера и клиентов, позволяющих реализовывать различные
структуры взаимодействия и стратегии адаптации параметров, проецировать
методы на параллельные вычислительные системы различной топологии, а
также повысить качество и скорость поиска решений.
7. Получили дальнейшее развитие параллельные методы моделирования
цифровых устройств на основе разбиения списка неисправностей за счёт их
адаптации к параллельным вычислительным системам с общей и разделяемой
памятью, что позволяет существенно повысить быстродействие таких методов.
8. Впервые разработан параллельный метод моделирования цифровых
устройств с неисправностями для многоядерной вычислительной системы с
общей памятью, в котором выполняется параллельное моделирование групп
неисправностей для каждого входного набора, что обеспечивает существенное
повышение быстродействия такого моделирования.
9. Получил дальнейшее развитие эволюционный подход к идентификации
цифровых устройств на основе применения метода симуляции отжига, что даёт
возможность разрабатывать новые эффективные методы построения идентифи-цирующих последовательностей.
Практическое значение полученных результатов выражается в том, что:
1) разработана новая система моделирования и диагностирования
«АСМИД-Evolution», в которой модели и методы построения идентифицирую-щих последовательностей доведены до алгоритмической реализации; данная
система позволяет строить тестовые последовательности с более высокими ка-чественными характеристиками, что показывают результаты экспериментов со
12
схемами из международного каталога ISCAS-89:
- полнота проверяющих тестов повышена на 7-10%, степень верификации по-вышена на 12-15%, параметр рассеивания тепла во время тестирования снижен
на 75-93%;
- быстродействие методов генерации идентифицирующих последовательно-стей повышено в 1.6-2.2 раза на двухядерной системе, в 1.1-3.2 раза на 4-ядерной системе, в 2.2-13.5 раза на 12-ядерной системе;
- быстродействие методов моделирования с неисправностями повышено в 2.8-3.4 раза на 4-ядерной системе, в 4.6-6.7 раза на 12-ядерной системе, в 4.4-7.0
раза на 8-процессорном кластере;
2) проведены машинные эксперименты, на основании которых определе-ны рациональные параметры разработанных эвристик, позволяющие достичь
высокую эффективность предложенных методов;
3) предложенная методология позволяет разрабатывать новые эволюцион-ные методы генерации и оптимизации идентифицирующих последовательно-стей различных типов, реализуемых на современных параллельных инструмен-тальных платформах различных классов;
4) научные и практические результаты внедрены в ПАО «СКТБ РТУ» при
ОАО «Топаз» и НПМП «Амплитуда», о чём получены акты о внедрении; ис-пользованы при выполнении Международных Европейских проектов REASON
– REsearch and Training Action for System On Chip DesigN (IST-2000-30193) и
EVikings II (IST-2001-37592); внедрены в учебный процесс в курсах «Совре-менные методы диагностики цифровых систем», «Техническая диагностика
цифровых систем» и «Автоматизация проектирования компьютерных систем»
кафедры АСУ ДВУЗ «Донецкий национальный технический университет».
Личный вклад соискателя. Все результаты, изложенные в диссертации,
получены соискателем самостоятельно. В работах, опубликованных с соавто-рами, соискателю принадлежат следующие результаты: [213, 230] – метод
оценки пикового рассеивания тепла, реализация, эксперименты; [145, 158-159,
266-268] – методы симуляции отжига построения идентифицирующих последо-
13
вательностей различных классов; [255, 257] – методы сервера и клиентов па-раллельного генетического алгоритма, построение и анализ граф-моделей ме-тодов; [195-196] – генетический алгоритм логической инициализации; [117-118,
120-121, 256] – разработка структур и методов работы распределённых генети-ческих алгоритмов; [116, 121, 246] – разработка структур и методов работы
распределённых алгоритмов моделирования и генерации тестов, реализация,
эксперименты; [23, 258] – разработка методов работы сервера и клиентов мето-да распределённого моделирования; реализация, эксперименты; [190-191] –
разработка механизмов адаптации эволюционных параметров в генетических
алгоритмах генерации тестов; [92-93, 95] – разработка генетического алгоритма
генерации функциональных тестов, реализация, эксперименты; [75, 77, 88, 202,
204-205] – методы генерации тестов на основе генетического алгоритма, ком-поненты методов; [78, 80] – разработка генетических алгоритмов построения
тестов структурного и функционального уровней; [189, 192-194] – разработка
механизмов адаптации эволюционных параметров генетических алгоритмов;
[90] - метод выбора подмножества неисправностей на основе генетического ал-горитма; [76] - оптимизация процедур построения новых популяций и модели-рования в методе генерации тестов на основе генетического алгоритма; [264] -
сравнительный анализ генетических алгоритмов и алгоритма симуляции от жи-га; [271-273] – алгоритмическая реализация метода, разработка структур дан-ных реализации.
Апробация результатов диссертации. Основные научные и практические
результаты работы докладывались и обсуждались на 45 конференциях различ-ного уровня: 8th
, 9th
, 10th
Biennial Baltic Electronics Conference, Tallinn, Estonia,
2002, 2004, 2006; IEEE East-West Design&Test Workshop, Sochi, Russia, 2006; 10
European Test Symposium, Tallinn, Estonia, 2005; 8th
International Workshop on
Boolean Problems, Freiberg, Germany, 2008; 18th
, 19th
, 20th
Conference on applied
and industrial mathematics, CAIM, Iasi, Romania, 2010, 2011, Chisinau, Moldova,
2012; 1st
, 2d
, 4th
, 5th
, 6th
International scientific and technical conference «Dependable
systems, services and technologies» (DESSERT), Poltava, 2006, Kirivograd, 2007,
14
2009, 2010, Sevastpol’, 2012; «Искусственные интеллектуальные системы и ин-теллектуальные САПР», Москва, 2002, 2003; Международная конференция
«Компьютерные науки и информационные технологии», Саратов, Россия, 2002,
2007, 2012; Конференция «Интеллектуальные системы и интеллектуальные
САПР», Москва, Россия, 2003; 5-я, 8-я всероссийская конференция с междуна-родным участием «Новые информационные технологии в исследовании слож-ных структур», Россия, Иркутск, 2004, Томск, 2010; International Conference
«Modern problems of Radio Engineering, Telecommunications and Computer
Science», Slavsko, Ukraine, 2006; Міжнародна конференція з управління «Авто-матика-2002, 2010», Донецьк, 2002, Харьков, 2010; Х Международная научно-техническая конференция «Искусственный интеллект. Интеллектуальные сис-темы» (ИИ-2009), Дивноморское, Россия, 2009; ХIX міжнародна науково-практична конференція MicroCAD-2011, Харків, 2011; Второй научно-технический семинар «Практика и перспективы развития институционного
партнёрства», Донецк, 2001; III, X Международная научно-практическая кон-ференция «Современные информационные и электронные технологии», Одесса,
2002, 2010; Международная конференция «Интеллектуализация обработки ин-формации - 2002», Симферополь, 2002; I, II, III, IV, V, VI Всеукраїнська
конференція «Сучасні тенденції розвитку інформаційних технологій в науці,
освіті та економіці», Луганськ, 2006, 2008-2012; 2-я, 3-я международная науч-но-практическая конференция «Моделирование и компьютерная графика», До-нецк, 2007, 2009; IV Міжнародна науково-практична конференція “Сучасні
проблеми і досягнення в галузі радіоелектроніки, телекомунікацій та
інформаційних технологій”, Запоріжжя, 2008; Друга міжнародна науково-практична конференція «Інтелектуальні системи в промисловості і освіті
(ІСПО)-2009», Суми, 2009; Международная научно-практическая конференция
«Распределённые компьютерные системы, РКС 2010», Киев, 2010; XII науково-практична міжнародна коференція «Інформаційні технології в освіті та
управлінні», Нова Каховка, 2010; 1-а Міжнародна науково-технічна
конференція «Обчислювальний інтелект 2011», Черкаси, 2011; Международная
15
научная конференция «Современные проблемы математики и её приложения в
естественных науках и информационных технологиях», Харьков, 2011;
Міжнародна науково-практична конференція «Інформаційні технології та
інформаційна безпека в науці, техніці та навчанні, Інфотех-2011», Севастополь,
2011; XV Міжнародна науково-технічна конференція «Моделювання,
ідентифікація, синтез систем керування» (МІССУ-2012), Канака, 2012.
Публикации. По теме данной диссертационной работы опубликовано 80
печатных работ, из которых 1 монография, 37 в изданиях в соответствии с тре-бованиями МОН Украины (из них 17 без соавторов), 24 в сборниках трудов
конференций, 26 за рубежом.
Структура и объём диссертации. Диссертационная работа имеет 366
страниц основного текста, 65 рисунков, 34 таблицы. Структурно работа вклю-чает введение, 8 разделов с выводами, основные выводы, список использован-ных источников из 279 наименований на 30 страницах, 2 приложения на 27
страницах

Список литературы

ВЫВОДЫ

В диссертационной работе предложено решение актуальной научно-практической проблемы разработки единой методологии построения эволюци-онных моделей, методов и алгоритмов, в том числе параллельных, которые по-зволяют решать широкий класс задач диагностики ЦУ большой размерности.
Предложенная методология базируется на двух основных положениях: компо-нентный синтез новых эволюционных методов на основании шаблонов эволю-ции решений и широкое применение параллельных вычислений. Применение
эволюционных методов позволяет сместить парадигму поиска решения с зада-чи синтеза на итеративную задачу анализа, что позволяет производить диагно-стирование больших современных ЦУ с значительным энергопотреблением. На
практике предлагаемый подход позволяет строить современные программные
системы моделирования и диагностирования цифровых устройств необходимо-го функционального наполнения для параллельных вычислительных систем
различных классов. Проведённые исследования позволяют сделать следующие
выводы.
1. Предложены две модели применения ЭА в задачах построения иденти-фицирующих последовательностей ЦУ: одно- и двухуровневые, в которых
кроме основной части метода выделяются зависящие от реализации компонен-ты, конечный вид которых или их числовые значения определяются на основа-нии машинных экспериментов. Это позволяет на основании таких моделей пу-тём задания оценочной функции, параметров эволюции и зависящих от реали-зации компонент строить целый ряд новых эффективных методов построения
идентифицирующих последовательностей ЦУ, уменьшая время разработки и
реализации таких методов.
2. На основе одноуровневой модели разработаны ГА-методы построения
идентифицирующих последовательностей ЦУ: логической инициализации,
достижения состояния, верификации эквивалентности. Данные методы позво-

364
ляют эффективно решать указанные задачи для устройств большой размерно-сти в терминах числа инициированных триггеров, длины последовательности,
качества верификации и времени работы.
3. На основе двухуровневой модели разработаны ГА-методы построения
проверяющих, диагностических и функциональных тестов, которые позволяют
эффективно решать данные задачи для ЦУ большой размерности в терминах
времени работы и достигнутой полноты. Показано, что на нижнем уровне ис-пользуются соответствующие одноуровневые ГА-методы.
4. Впервые введены понятия функций поведения, активности и различия
компонент по паре и по множеству ЦУ. Данные функции, с одной стороны, от-ражают поведение устройства на структурном уровне, а с другой - определяют
ту дополнительную информацию, которая даёт преимущество структурных ме-тодов диагностирования над абстрактными. Показано, что все динамические
параметры оценочных функций выражаются через данные функции.
5. Разработан новый метод диагностического моделирования больших
ЦУ, который предназначен для работы совместно с ГА-методом генерации ди-агностических последовательностей и позволяет вычислять известные диагно-стические меры.
6. Разработаны ГА-методы оценки рассеивания тепла ЦУ для заданных
режимов работы: пиковое однотактное, n -тактное и устойчивое. Показана связь
между данными параметрами. Решение задач оценки сведено к одноуровневым
ГА-методам построения идентифицирующих последовательностей с учётом
предысходного состояния и последовательности достигнутых состояний ЦУ.
Разработан подход построения энергоэффектиных тестов, в рамках которого
разработаны ГА-методы избыточного тестирования и выбора субоптимального
подмножества тестов.
7. Разработана методика построения параллельных версий ГА-методов по
схеме «хозяин-рабочий», в которой используются различные схемы параллель-ного моделирования цифровых устройств в процедурах оценки особей-последовательностей. Разработаны новые ПГА для слабо- и сильнопараллель-

365
ных ВС, исследованы характеристики их масштабируемости. Быстродействие
методов генерации последовательностей увеличено в 1.6-2.2 раза на двухядер-ной системе, в 1.1-3.2 раза на 4-ядерной системе, в 2.2-13.5 раза на 12-ядерной
системе.
8. Для схемы «островов» ПГА разработаны новые методы работы компо-нент сервера и клиентов. Особенностью предложенного подхода является цен-трализованное управление сервером всеми структурными компонентами, что
позволяет реализовывать произвольные топологии взаимодействия островов и
стратегии адаптации их параметров. При этом за счёт вариации данных пара-метров фактически реализуется построение новых ПГА-методов для доступно-го класса параллельных вычислительных систем.
9. На основании схемы с разбиением списка неисправностей разработаны
методы параллельного моделирования для ВС с распределенной и общей памя-тью. Быстродействие методов моделирования с неисправностями повышено в
4.4-7.0 раза на 8-процессорном кластере и в 2.8-3.4 раза на 4-ядерной системе.
Для многоядерной ВС с общей памятью впервые предложен принципиально
новый метод, который заключается в параллельном моделировании групп не-исправностей, что позволило повысить скорость в 4.6-6.7 раза на 12-ядерной
системе. Совокупность разработанных методов позволяет адаптировать ЭА, в
которых применяется моделирование ЦУ с неисправностями, на параллельные
аппаратные платформы различных классов.
10. Предлагаемый подход построения ЭА диагностирования ЦУ обобщён
на методы с эволюцией одного решения. В частности, на основании алгоритма
симуляции отжига разработан ряд одноуровневых методов построения иденти-фицирующих последовательностей ЦУ, двухуровневый метод генерации про-веряющих тестов ЦУ, метод выбора субоптимального подмножества в задаче
построения энергоэффективных тестов. При этом предложенные методы ис-пользуют компоненты генетических алгоритмов: кодирование решений, эво-люционные операции, оценочные функции.
На основании программной реализации предложенных в работе методов и

366
подходов выполнено построение новой версии системы моделирования и диаг-ностики ЦУ «АСМИД-Evolution». Применение новых ЭА в задачах поиска ре-шений позволяет повысить эксплуатационные характеристики системы за счёт
обработки ЦУ большой размерности и построения тестовых последовательно-стей с улучшенными характеристиками: полнота проверяющих тестов повыше-на на 7-10%, степень верификации повышена на 12-15%, рассеивание тепла в
процессе тестирования снижено на 75-93%. Разработанная система нашла при-менение на производстве при проектировании и диагностике цифровой аппара-туры, а также в учебном процессе.

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

1. Барашко А.С. Моделирование и тестирование дискретных устройств / А.С.
Барашко, Ю.А. Скобцов, Д.В. Сперанский.- Киев: Наукова думка, 1992.-
288с.
2. Скобцов Ю.А. Логическое моделирование и тестирование цифровых уст-ройств / Ю.А. Скобцов, В.Ю. Скобцов.- Донецк:ИПММ НАНУ, ДонНТУ,
2005.- 436с.
3. Богомолов А.М. Аналитические методы в задачах контроля и анализа дис-кретных устройств / А.М. Богомолов, Д.В. Сперанский.- Саратов: Из-во Са-ратов. ун-та, 1986.- 240с.
4. Основы технической диагностики / под ред. П.П. Пархоменко.- М: Энергия,
1976.- 463с.
5. Brgles F. Combinational profiles of sequential benchmark circuits / F. Brgles, D.
Bryan, K. Kozminski // International symposium of circuits and systems, ISCAS-89. – 1989. – P.1929-1934.
6. Рабинович Ю.Г. Троичное моделирование БИС на функциональном уровне /
Ю.Г. Рабинович // Автоматика и вычислительная техника (Рига).- 1982.-
№1.- С.83-85.
7. Breuer M.A. Diagnosis and reliable design of digital systems / M.A. Breuer, A.D.
Friedman. – Potomac, MD: Computer Sc. Press, 1976. – 308p.
8. Иванов Д.Е. Параллельное моделирование неисправностей для последова-тельностных схем / Д.Е. Иванов, Ю.А. Скобцов // Искусственный интел-лект.- 1999.- №1.- С.44-50.
9. Pomeranz I. On fault simulation for synchronous sequential circuits / I. Pomeranz,
S.M. Reddy // IEEE Transactions on Computers.- 1995.- №2.- P.335-340.
10. Биргер А.Г. Многозначное дедуктивное моделирование цифровых уст-ройств / А.Г. Биргер // Автоматика и вычислительная техника (Рига). – 1982.
- №4. – С.77-82.
11. Menon P.R. Deductive fault simulation with functional blocks / P.R. Menon, S.G.
368
Chappel // IEEE Transactions on Computers. - 1978. - №8. - P.687-695.
12. Gai S. The Perfomance of the Concurrent Fault Simulation Algoritms in MO-ZART. / S. Gai, P.L. Montessoro, F. Somenzi // Proc. 25th Design Automation
Conference. - 1988. – P.682-697.
13. Rogers W.A. Concurrent hierarchical fault simulation: a performance model and
two optimizations / W.A. Rogers, J.F. Guzorek, J.A. Abraham // IEEE Transac-tions on Computer Aided Design.- 1987.- №5.- P.848-862.
14. Gai S. Advances in concurrent multilevel simulation / S. Gai S., F. Somenzi, E.
Ulrich // IEEE Trans. on Computer Aided Design.- 1987.- №6.- P.1006-1012.
15. Cheng W.T. Differential fault simulation – a fast method using minimal memory /
W.T. Cheng, M.-L. Yu // Proc. of the 26-th ACM/IEEE Design Automation Con-ference.- 1989.- P.424-428.
16. Thomson E.W. Digital Logic Simulation in a Time-Based, Table-Driven Envi-ronment – Part 2. Parallel Fault Simulation. / E.W. Thomson, S.A. Szygenda //
Computer, IEEE Comp. Society.- 1975.- V.8.- №3.- P38-49.
17. Niermann T.M. PROOFS: A Fast, Memory-Efficient Sequential Circuits Fault
Simulator / T.M. Niermann, W.-T. Cheng, J.H. Patel // IEEE Trans. CAD.- 1992.-
V.11.- №2.- P.198-207.
18. Mueller-Thuns R. B. VLSI Logic and Fault Simulation on General-Purpose Paral-lel Computers / R. B. Mueller-Thuns, D.G. Saab, R.F. Damiano, J.A. Abraham //
IEEE Transactions on Computer-Aided Design of Integrated Circuits and Sys-tems.- 1993.- №12(3).- P.446-460.
19. Duba P.A. Fault Simulation in a Distributed Environment / P.A. Duba, R.K. Roy,
J.A. Abraham, W.A. Rogers // Proceedings of 25th Design Automation Confer-ence.- 1988.- P.686- 691.
20. Parker S. A parallel algorithm for fault simulation based on PROOFS / S. Parker,
P. Banerjee, J. Patel // Proc. IEEE Int. Conf. Computer Design.- 1995.- P.616-621.
21. Krishnaswamy D. Asynchronous parallel algorithms for test set partitioned fault
simulation / D. Krishnaswamy, P. Banerjee, E.M. Rudnick, J.H. Patel // ACM
369
SIGSIM Simulation Digest .- 1997.- Volume 27, Issue 1.- P.30-37.
22. Markas T. On distributed fault simulation / T. Markas, M. Royals, N. Kanopoulos
// IEEE Computer.- 1990.- Vol.7.- P.40-52.
23. Иванов Д.Е. Распределённое параллельное моделирование цифровых схем с
неисправностями / Д.Е. Иванов, Ю.А. Скобцов, Эль-Хатиб А.И.// Наукові
праці Донецького національного технічного університету. Серія: “Обчислю-вальна техніка та автоматизація”. Випуск 107.- Донецьк:ДонНТУ.- 2006.-
С.128-134.
24. Ivanov D.E. Parallel fault simulation on multi-core processors / D.E. Ivanov //
«Радіоелектронні і комп’ютерні системи», 2009.- №6(40).- С.109-112.
25. Ghosh S. A distributed algorithm for fault simulation of combinatorial and asyn-chronous sequential digital designs, utilizing circuit partitioning, on loosely cou-pled parallel processors / S. Ghosh // Microelectronic Reliability.- 1995.-
№35(6).- P.947- 967.
26. Muller-Thuns R.B. Abraham Portable parallel logic and fault simulation / R.B.
Muller-Thuns, D.G. Saab, R.F. Damiano, J.A. Abraham // Digest of paper, Int.
Conference on Computer Aided Design / Santa Clara, USA.-1989.- P.506-509.
27. Subbaraj P Circuit Partitioning Problem using Graphical Processing Units / P.
Subbaraj, P. Sivakumar, S. Nandhanam // Journal of Computer Science.- 2012.-
№8(5).- P.705-710.
28. Ладыженский, Ю.В. Программная система для исследования протоколов
синхронизации при распределённом событийном логическом моделирова-нии / Ю.В. Ладыженский, Ю.В. Попов // Наукові праці Донецького
національного технічного університету, Серія “Обчислювальна техніка та
автоматизація” / Донецьк: ДонНТУ.-2004.- №74.- С.201-209.
29. Ravikumar C.P. Distributed Fault Simulation Algorithms on Parallel Virtual Ma-chine / C. P. Ravikumar, V. Jain, A. Dod // VLSI Design.- 2001.- Volume 12, Is-sue 1.- P.81-99.
30. Intel® Software Insight. Multi-core Capability / R. Wirt.- USA: Intel Corporation,
2005, July.- 11p.
370
31. Dömer R. Multi-core parallel simulation of system-level description languages /
R. Dömer, W. Chen, X. Han / Proceedings of the 16th Asia and South Pacific De-sign Automation Conference, 2011.- P.311-316.
32. Hahanov V. Parallel Logic Simulation using Multi-Core Workstations / V. Ha-hanov, V. Obrizan, A. Gavryushenko, S. Mikhtonyuk // The Experience of De-signing and Applications of CAD Systems in Microelectronics, 2007. CADSM
'07. 9th International Conference.- 2007.- P.256-257.
33. NVIDIA.CUDA Computer Unified Device Architecture, 2007.
34. Chatterjee D. High-performance gate-level simulation with GP-GPUs / D. Chat-terjee, A. DeOrio, V. Bertacco // In Proceedings of DATE, 2009.- P.1332-1337.
35. Gulati K. Towards acceleration of fault simulation using graphics processing
units / K. Gulati, S. Khatri // Proceedings of the 45th annual Design Automation
Conference, DAC '08.- 2008.- P.822-827.
36. Perinkulam A. Logic simulation using graphics processors / A. Perinkulam, S.
Kundu // In Proc. ITSW, 2007. (в электронном виде)
37. Kochte M.A. Efficient Fault Simulation on Many-Core Processors / M.A. Kochte,
M. Schaal, H.-J. Wunderlich, C.G. Zoellin // Proceedings of the 47th Design
Automation Conference ACM, New York, NY, USA .- 2010.- P.380-385.
38. Характеристические последовательности в конечно-автоматных моделях
дискретных устройств / М. А. Бережная, Я. Ю. Королева // Вестник нацио-нального технического университета "ХПИ" : сб. науч. тр. : темат. вып. /
Харьковский политехнический ин-т, нац. техн. ун-т. - Х.: НТУ “ХПИ”, 2008.
- Вып. 56: Автоматика и приборостроение. - С.19-25.
39. Fault-tolerant computing: Theory and techniques / Ed D.K.Pradhan. – Englewood
clifts. N.Y.:Prentice Hall. – 1986. – Vol.1. – 415p.
40. Niermann T. HITEC: A Test Generation Package for Sequential Circuits / T.
Niermann, J.H. Patel // Proc. European Design Automation Conf. - 1991. - P.214-218.
41. Breuer M.A. A random and algorithmic technique for sequential circuits / M.A.
Breuer // IEEE Transactions on Computers.- 1971.- №11.- P.1364-1370.
371
42. Мур Э.Ф. Умозаключительные эксперименты с последовательностными
машинами.- В кн.: Автоматы. Под ред. Шеннона К.Э., Маккарти Дж.-
М.:Иностр.Лит., 1956. - С.179-210.
43. Гилл А. Введение в теорию конечных автоматов / А.Гилл.- М.:Наука, 1966. –
272с.
44. Богомолов А.М. Эксперименты с автоматами / А.М. Богомолов, А.С. Ба-рашко, И.С. Грунский.- Киев:Наукова думка, 1973. – 144с.
45. Грунский И.С. Синтез и идентификация автоматов / И.С. Грунский, В.А.
Козловский.- Киев: Наукова думка, 2004.- 245с.
46. Убар Р. Проектирование контролепригодных дискретных систем / Р.Убар.-
Таллин:Из-во Таллиннского политехнического институтаю- 1988.- 68с.
47. Чжен Г. Диагностика отказов цифровых вычислительных систем: перевод с
анг. / Г. Чжен, Е. Менинг, Г. Метц. – М.:Мир, 1972. –232с.
48. Sellers F.F. Analysing errors with the boolean difference / F.F. Sellers, M.Y.
Hsiao, L.W. Bearnson // IEEE Trans. on Computers. - 1967. - №5. - P.675-680.
49. Levendel Y. The *-algorithm: critical traces for functions and CHDL constructs /
Y. Levendel, P.R. Menon // Proc. of IEEE Test Conference. - 1983. - P.90-97.
50. Roth J.P. Programmed algorithms to compute tests to detect and distinguish be-tween failures in logic networks / J.P. Roth, W.G. Bouricius, R.P. Schneider //
IEEE Trans. on Electronic Computers. - 1968. - Vol.EC-16. - №7. - P.567-580.
51. Goel P. PODEM-X: An automatic test generation system for VLSI logic struc-tures / P. Goel, B.C. Rosales // 18th Design automation conference proceedings. -
1981. - P.260-268.
52. Fujivara H. On acceleration of test generation algorithm / H. Fujivara, T. Shimono
// IEEE Transactions on Computers. - 1983. - №12. - P.1137-1144.
53. Sziray J. Test calculation for logic networks by composite justification / J. Sziray
// Digital Process. - 1979. - №5. - P.3-15.
54. Cheng W.T. Gentest: An Automatic Test-Genaration System for Sequential Cir-cuits / W.T. Cheng, T.J. Chakraborty // Computer. – 1989. - V.22. – P.43-49.
55. Akers S.B. A logic system for fault test generation / S.B. Akers // IEEE Trans.
372
Comput. - 1976. - №6. - P.620-630.
56. Скобцов Ю.А. Структурно-аналитический подход в задачах диагностики
синхронных последовательностных схем / Ю.А. Скобцов, Д.В. Сперанский
// Электронное моделирование.- 1980.- №4.- C.32-38.
57. Pomeranz I. The multiple observation time strategy / I. Pomeranz, S.M. Reddy //
IEEE Transactions on Computers.- 1992.- №5.- P.627-637.
58. Cheng K.-T. A Simulation-Based Method for Generating Tests for Sequential
Circuits / K.-T. Cheng, V.D. Agrawal, E.S. Kush // IEEE Transactions on Com-puters.- 1990.- V.39.- №12.- P.1456-1463.
59. Schulz M.H. ESSENTIAL: An Efficient Self-Learning Test Pattern Generation
Algorithm for Sequential Circuits / M.H. Schulz, E. Auth // Proc. of Int. Test Con-ference.- 1989.- P.28-37.
60. Sivanandam S.N. Introduction to Genetic Algorithms / S.N. Sivanandam, S.N.
Deepa.- Berlin:Springer-Verlag, 2008.- 442p.
61. Maniezzo V. Ant colony optimization: an overview. / V. Maniezzo, A. Carbonaro
// In: Essays and Surveys in Metaheuristics.- Norwell:Kluwer Academic Publish-ers, 2002.- P.469–492.
62. Hansen P. Developments of variable neighborhood search / P. Hansen, N. Mlade-novic, N // In: Essays and Surveys in Metaheuristics.- Norwell:Kluwer Academic
Publishers, 2002.- P.415–439.
63. Aarts E. Selected topics in simulated annealing / E. Aarts, J. Korst // In: Essays
and Surveys in Metaheuristics.- Norwell:Kluwer Academic Publishers, 2002.-
P.1–57.
64. McMinn P. Search-based software test data generation: A survey / P. McMinn //
Software Testing, Verification and Reliability, 2004.- №14(2).- P.105–156.
65. May P. Mutation Testing: An Artifcial Immune System Approach / P. May, K.
Mander, and J. Timmis // In UK Software Testing Workshop.- University of
York, 2003. (в электронном виде)
66. Скобцов Ю.А. Основы эволюционных вычислений / Ю.А. Скобцов.- До-нецк:ДонНТУ, 2008.- 326с.
373
67. Иванов Д.Е. Генетические алгоритмы построения входных идентифици-рующих последовательностей цифровых устройств / Д.Е. Иванов. − Донецк,
2012. − 240с.
68. Saab D.G. CRIS: A test cultivation program for sequential VLSI circuits / D.G.
Saab, Y.G. Saab, J.A. Abraham // Proc. Int. Conf. Computer-Aided Design.-
1992.- P.216-219.
69. Srinivas M. A simulation-based test generation scheme using genetic algorithms /
M. Srinivas, L. M. Patnaik // Proc. Int. Conf. VLSI Design.- 1993.- P.132-135.
70. Rudnick E.M. Application of Simple Genetic Algorithms to Sequential Circuit
Test Generation / E.M. Rudnick, J.G. Holm, D.G. Saab, J.H. Patel // Proc. Euro-pean Design & Test Conf.- 1994.- P.40-45.
71. Rudnick E.M. Sequential Circuit Test Generation in a Genetic Algorithm Frame-work / E.M. Rudnick, J.H. Patel, G.S. Greenstein, T.M. Niermann // Proc. Design
Automation Conf.- 1994.- P.698-704.
72. Prinetto P. An automatic test pattern generator for large sequential circuits based
on genetic algorithms / P. Prinetto, M. Rebaudengo, M. Sonza Reorda // Proc. Int.
Test Conf.- 1994.- P.240-249, 1994.
73. Corno F. Experiences in the use of evolutionary techniques for testing digital cir-cuits / F. Corno, M. Sonza Reorda, M. Rebaudengo // Proc. of Conf. Applications
and science of neural networks, fuzzy systems, and evolutionary computation,
San Diego CA.- 1998.- P.128-139.
74. Иванов Д.Е. Генерация тестов цифровых устройств с использованием гене-тических алгоритмов / Д.Е. Иванов, Ю.А. Скобцов.- Труды института при-кладной математики и механики НАН Украины.– Т.4.– Донецк, ИПММ.–
1999.– С.82-88.
75. Иванов Д.Е. Применение генетических алгоритмов при генерации тестов
последовательностных устройств / Д.Е. Иванов, Ю.А. Скобцов // Вестник
ТРТУ – ДонГТУ. Материалы второго научно-технического семинара «Прак-тика и преспективы развития институционного партнёрства».- Донецк,
ДонГТУ.- 2001, №1.- С.100-105.
374
76. Иванов Д.Е. Ускорение работы генетических алгоритмов при построении
тестов / Д.Е. Иванов, Ю.А. Скобцов.- Искусственный интеллект.- 2001.-
№1.- С.52-60.
77. Иванов Д.Е. Генетические алгоритмы в генерации проверяющих тестов
цифровых систем / Д.Е. Иванов, Ю.А. Скобцов, В.Ю. Скобцов.-
Інформаційно-керуючі системи на залізничному транспорті.- 2001.- №4.-
С.52-55.
78. Иванов Д.Е. Генетические алгоритмы в диагностике и проектировании циф-ровых схем / Д.Е. Иванов, Ю.А. Скобцов, В.Ю. Скобцов // Искусственный
интеллект.- 2002.- №2.- С.250-258.
79. Hsiao S. Alternating Strategies for Sequential Circuit ATPG / M.S. Hsiao, E.M.
Rudnick, J.H. Patel // Proceedings of European Design and Test Conference.-
1996.- P.368 – 374.
80. Иванов Д.Е. Генетические алгоритмы в диагностике и проектировании циф-ровых схем. / Д.Е. Иванов, Ю.А. Скобцов, В.Ю. Скобцов.- Искусственный
интеллект.- №2, 2002.- С.250-258.
81. Saab D.G. Iterative [Simulation-Based+Deterministic Techniques]=Complete
ATPG / D.G. Saab, Y.G. Saab, J. Abraham // Proc. Int. Conf. on Computer Aided
Design.- 1994.- P.40-43.
82. Rudnick E.M Combining deterministic and genetic approaches for sequential cir-cuit test generation / E. M. Rudnick and J. H. Patel // Proc. Design Automation
Conf.- 1995.- P.183-188.
83. Hsiao M.S. Dynamic state traversal for sequential circuit test generation / M.S.
Hsiao, E.M. Rudnick, J.H. Patel // ACM Transactions on Design Automation of
Electronic Systems (TODAES).- Vol.5, Issue 3.-July 2000.- P.548 - 565.
84. Diagnostic Test Generation for Sequential Circuits / X. Yu, J. Wu, E.M. Rudnick
// Proc. of International Test Conferenece.- 2000.- P.225-234.
85. Corno F. GARDA: a Diagnostic ATPG for Large Synchronous Sequential Cir-cuits / F. Corno, P. Prinetto, M. Rebaudengo, M. Sonza Reorda // Proc. of IEEE
European Design and Test Conference, Paris, March 1999, pp.267 - 271.
375
86. Иванов Д.Е. Применение генетических алгоритмов при построении прове-ряющих тестов цифровых схем / Д.Е.Иванов, Ю.А.Скобцов, В.Ю.Скобцов. //
Компьютерные науки и информационные технологии, Тезисы докладов ме-ждународной конференции.–Саратов:Изд–во Сарат.ун–та.- 2002.- С.64–65.
87. Иванов Д.Е. Эволюционный подход к генерации проверяющих тестов циф-рових систем / Д.Е.Иванов, С.А.Закусило, В.Ю.Скобцов, Ю.А.Скобцов //
Труды конференций "Интеллектуальные системы" и "Интеллектуальные
САПР".- Москва:Физматлит.- 2003.- С.76-81.
88. Skobtsov Y.A. Evolutionary approach to the test pattern generation for the se-quential circuits / Y.A.Skobtsov, D.E.Ivanov // Радиоэлектроника и информа-тика.- 2003.- №3.- С.46-51.
89. Krishnaswamy D. Parallel genetic algorithms for simulation-based sequential cir-cuit test generation / D. Krishnaswamy, M. Hsiao, V. Saxena, E.M. Rudnick,
J.P.Patel // IEEE VLSI Design Conference, 1997.- P.475-481.
90. Иванов Д.Е. Сжатие списка неисправностей с помощью генетического алго-ритма / Д.Е. Иванов, Ю.А. Скобцов.- Наукові праці Донецького Державного
технічного університету, серія “Обчислювальна техніка та автоматизація»,
випуск 25.– Донецьк.– 2001.– С.161-167.
91. Миронов С. В. Генетические алгоритмы для сокращения диагностической
информации / С.В. Миронов, Д.В. Сперанский // Автоматика и телемехани-ка.- 2008.- № 7.- С.146-156.
92. Иванов Д.Е. Эволюционный подход к функциональному тестированию
цифровых схем / Д.Е. Иванов, Ю.А. Скобцов.- Наукові праці Донецького
національного технічного університету. Серія: “Обчислювальна техніка та
автоматизація” Випуск 74.- Донецьк:ДонНТУ.- 2004.- С.135-140.
93. Skobtsov Y.A. Evolutionary approach to the functional test generation for digital
circuits / Y. A. Skobtsov, D. E. Ivanov, V. Y. Skobtsov, R. Ubar // In Proc. of 9th
Biennial Baltic Electronics Conf., BEC 2004 (Tallinn, Oct. 2004).- Tallinn Univ.
of Techn., 2004.- P.229-232.
94. Иванов Д.Е. Эволюционные методы построения проверяющих тестов для
376
дискретных устройств / Д.Е. Иванов, Ю.А.Скобцов, В.Ю.Скобцов.- Вестник
Томского государственного университета. Приложение.- №9(1), август
2004.- С.153-158.
95. Skobtsov Y.A. Evolutionary Approach to Test Generation for Functional BIST /
Y.A. Skobtsov, D.E. Ivanov, V.Y. Skobtsov, R. Ubar, J.Raik // 10 European Test
Symposium. Informal Digest of Papers.- May 22-25, 2005. Digest of Papers.-
P.151-155.
96. Rajski J. Arithmetic Built-in Self-test for Embedded Systems / J. Rajski, J.
Tyszer.- Prentice Hall:Pearson Professional Education, 1997.- 256p.
97. Dorsch R. Accumulator based deterministic BIST / R. Dorsch, H.-J. Wunderlich //
In Proc. Int. Test Conf.- 1998.- P.412-421.
98. Ubar R. HyFBIST: Hybrid Functional Built-In Self-Test in Microprogrammed
Data-Paths of Digital Systems. / R.Ubar, N.Mazurova, J.Smahtina, E.Orasson,
J.Raik // Int. Conference MIXDES.- 2004.- P.497-502.
99. Favalli M. An evolutionary approach to the design of on-chip pseudorandom test
pattern generators / M. Favalli, M. Ferrara // Proceedings of Design, Automation
and Test in Europe Conference and Exhibition.- 2002.- P.1122.
100. Zorian Y. A Distributed BIST Control Scheme for Complex VLSI Devices / Y.
Zorian // Proc. 11th IEEE VLSI Test Symposium.- 1993.- Pp.4-9.
101. Литвинова Е.И. Технология встроенного тестирования System-in-Package
/ Е.И. Литвинова // Радиоэлектроника и информатика.- 2008.- №3.- С.37-44.
102. Hahanov V. Embedded Method of SOC Diagnosis / V.Hahanov, E.Litvinova,
V.Obrizan, W. Gharibi // Electronics and Electrical Engineering.- 2008.-
№8(88).- Pp.3-8.
103. Logofătu D. Efficient Evolutionary Approach for the Test Compaction Prob-lem / D. Logofătu // 9th International Conference on development and application
systems, 2008.- P144-148.
104. Papadakis M. Improving Evolutionary Test Data Generation with the Aid of
Symbolic Execution / M. Papadakis, N. Malevris1 // AIAI-2009, Workshops Pro-ceedings.- 2009.- P201-210.
377
105. Arslan B. Fault dictionary size reduction through test response superposition /
B. Arslan, A. Orailoglu // Proceedings of the 2002 IEEE International Conference
on Computer Design: VLSI in Computers (ICCD’02).- 2002.- P.480-485.
106. Уколов И.В. Синтез псевдослучайных контролирующих тестов для дис-кретного устройства / И.В. Уколов // Изв. Сарат. ун-та. Нов. сер. Сер. Мате-матика. Механика. Информатика, 8:1 (2008).- С.64–70 .
107. Deepak A. An evolutionary multi population approach for test data generation /
A. Deepak, P. Samuel // Nature & Biologically Inspired Computing.- 2009,
P.1451-1456.
108. Хаханов В.И. Использование многоядерных процессоров для САПР элек-троники / В.И. Хаханов, В.И. Обризан, А.Ю. Гаврюшенко // Высокопроиз-водительные параллельные вычисления на кластерных системах: Материа-лы шестого Международного научно-практического семинара, Санкт-Петербургский госуниверситет.- 2007.- С.213-217.
109. Хаханов В.И. Проектирование и тестирование цифровых систем на кри-сталлах / В.И. Хаханов, Е.И. Литвинова, О.А. Гузь.- Харьков:ХНУРЭ.-
2009.- 484с.
110. Хаханов В.И. Модели и методы тестирования современных цифровых
систем на кристаллах / В.И. Хаханов, Е.И. Литвинова, Ngene Christopher
Umerah // “Dependable Systems, SERvices and Technologies”, DESSERT 2009.-
Ukraine, Kirovograd.- P.319-323.
111. Toulouse M. Global optimization properties of parallel cooperative search al-gorithms: a simulation study / M. Toulouse, Y.G. Crainic,K. Thulasiraman // Par-allel Computing, 2000.- №26(1).- P.91–112.
112. Corno F. A Parallel Genetic Algorithm for Automatic Generation of Test Se-quences for Digital Circuits / F. Corno, P. Prinetto, M. Rebaudengo, M. Sonza
Reorda // International Conference on High-Performance Computing and Net-working, Brussels (Belgium).- 1996.- V.1067.- P.454-459.
113. Deepak A. An evolutionary multi population approach for test data generation /
A. Deepak, P. Samuel // World Congress on Nature & Biologically Inspired
378
Computing, 2009, NaBIC.- P.1451-1456.
114. Rivera W. Scalable Parallel Genetic Algorithms / W. Rivera // Artificial Intel-ligence.- Netherlands: Kluwer Academic Publishers.- 2001, Review 16.- P.153–
168.
115. Hidalgo J.I. A Method for Model Parameter Identification Using Parallel Ge-netic Algorithms / J.I. Hidalgo, M. Prieto, J. Lanchares, F. Tirado, B. de Andrés,
S. Esteban and D. Rivera // Proceedings of the 6th European PVM/MPI Users'
Group Meeting on Recent Advances in Parallel Virtual Machine and Message
Passing Interface.- London:Springer-Verlag, UK, 1999.- P.291 – 298.
116. Ivanov D.E. Distributed Fault Simulation and Genetic Test Generation of Digi-tal Circuits / D.E. Ivanov, Y.A. Skobtsov, A.I. El-Khatib // Proceedings of IEEE
East-West Design & Test Workshop (EWDT’06).- Sochi, 2006.- P.89-94.
117. Ivanov D.E. Distributed Genetic Algorithm of Test Generation For Digital Cir-cuits / D.E. Ivanov, Y.A. Skobtsov, A.I. El-Khatib // Proceedings of the 10th Bi-ennial Baltic Electronics Conference.- Tallinn Technical University, 2006.-
P.281-284.
118. Иванов Д.Е. Распределённые генетические алгоритмы генерации прове-ряющих тестов цифровых систем / Д.Е. Иванов, Ю.А. Скобцов, А.И. Эль-Хатиб.- Радіоелектронні комп’ютерні системи. - ХАІ:2007.- №7.- С.176-181.
119. Иванов Д.Е. Распределенные генетические алгоритмы в построении тес-тов для цифровых схем / Д.Е. Иванов, Ю.А. Скобцов, А.И. Эль-Хатиб // Те-зисы докладов Международной научной конференции «Компьютерные нау-ки и информационные технологии».- Саратов:изд-во СГУ.- 2007.- С.53-54.
120. Skobtsov Y.A. Evolutionary distributed test generation methods for digital cir-cuits / Y.A. Skobtsov, D.E. Ivanov, V.Y. Skobtsov // Proc. of 8th International
Workshop on Boolean Problems, Freiberg, Germany.- 2008.- P.213-218.
121. Ivanov D.E. Parallel Genetic Algorithm of Test Generation for Digital Circuits
/ D.E. Ivanov, Y.A. Skobtsov, El-Khatib // Proceedings of the International Con-ference “Modern problems of Radio Engineering, Telecommunications and Com-puter Science”.- Lviv-Slavsko, 2006.-P.129-131.
379
122. Иванов Д.Е. Распределенные алгоритмы моделирования и генерации тес-тов / Д.Е.Иванов, Ю.А.Скобцов, А.И. Эль-Хатиб.- Радіоелектронні і
комп’ютерні системи.- ХАІ:2006.- №6.- С.97-102.
123. Corno F. A portable ATPG tool for parallel and distributed systems / F. Corno,
P. Prinetto, M. Rebaudengo, M. Sonza Reorda, E. Veiluva // Proc VLSI Test
Symp, 1995.- P.29-34.
124. Ivask E. Distributed fault simulation with collaborative load balancing for
VLSI circuits / E. Ivask, S. Devadze, R. Ubar // Scalable Computing: Practice and
Experience.- 2011.- Vol.12, №1.- P.153–163.
125. Krishnaswamy D. SPITFIRE: Scalable Parallel Algorithms for Test Set Parti-tioned Fault Simulation / D. Krishnaswamy, E.M. Rudnick, J.H. Patel, P. Baner-jee // Proc. of 15th IEEE VLSI Test Symposium, 1997.- P.274-281.
126. Patil S. Parallel test generation for sequential circuits on general-purpose mul-tiprocessors / S. Patil, P. Banerjee, J.H. Patel // Proc. Design Automation Conf.-
1991.- P.155-159.
127. Muller-Thuns R.B. Portable parallel logic and fault simulation / R.B. Muller-Thuns, D.G. Saab, R.F. Damiano, J.A. Abraham // Digest of paper, International
Conference on Computer Aided Design / Santa Clara, USA.-1989.- P.506-509.
128. Иванов Д.Е. Параллельный алгоритм моделирования цифровых схем с
неисправностями для многоядерных систем с общей памятью / Д.Е. Иванов
// Электронное моделирование.- 2011.- Т.33, №1.- С.93-106. (1.5 д.а.)
129. Ivanov D. Parallel fault simulation algorithm of digital circuits for many-core
workstations with common memory / D. Ivanov // Book of abstracts of 18th Con-ference on applied and industrial mathematics CAIM 2010.- Iasi University press,
2010.- P.46.
130. Pospichal P. Parallel Genetic Algorithm on the CUDA Architecture / P.
Pospichal, J. Jaros, J. Schwarz // Proceedings of the 2010 international conference
on Applications of Evolutionary Computation.- Berlin:Springer-Verlag, 2010.-
Part I.- P.442-451.
131. Geronimo L. A Parallel Genetic Algorithm Based on Hadoop MapReduce for
380
the Automatic Generation of JUnit Test Suites // L. Geronimo, F. Ferrucci, A.
Murolo, F. Sarro // Proc. of 2012 IEEE Fifth Int. Conference on Software Testing,
Verification and Validation, Montreal, Quebec Canada. - P.785-793.
132. Haghbayan M. H. Test Pattern Selection and Compaction for Sequential Cir-cuits in an HDL Environment / M. H. Haghbayan, S. Karamati, F. Javaheri, Z.
Navabi // Proceeding of ATS '10 Proceedings of the 2010 19th IEEE Asian Test
Symposium.- IEEE Computer Society Washington, DC, USA ©2010.- P.53-56.
133. Hou Y. A New Method of Test Generation for Sequential Circuits Communi-cations / Yanli Hou, Chunhui Zhao, Yanping Liao // Proceedings of International
Conference on Circuits and Systems.- 2006.- P.2181-2185.
134. Corno F. SAARA: a simulated annealing algorithm for test pattern generation
for digital circuits / F. Corno, P. Prinetto, M. Rebaudengo, M. Sonza Reorda //
Proceedings of the 1997 ACM symposium on Applied computing, San Jose, Cali-fornia.- 1997.- P.228-232.
135. Corno F. Exploiting the Selfish Gene Algorithm for Evolving Hardware Cellu-lar Automata / F. Corno, M. Sonza Reorda, G. Squillero // CEC2000: Congress on
Evolutionary Computation, San Diego (USA).- 2000.- P.1401-1406.
136. Nada M. Improving FSM Evolution Algorithm / M. Nada, A.Al Sallami // Pro-ceedings of the World Congress on Engineering.- 2011.- Vol.II.- P.966-969.
137. Скобцов Ю.А. Генерация тестов для последовательностных схем с ис-пользованием кратной стратегии наблюдения выходных сигналов /
Ю.А.Скобцов, В.Ю.Скобцов, Ш.Н.Хинди // Науковий вісник Чернівецького
університету, 2008.- Випуск 423. Фізика.Електроніка.- С.29-36.
138. Хинди Ш. Н. Иерархические эволюционные методы генерации тестов
цифровых систем : дис. ... канд. техн. наук : 05.13.05 / Шукри Насри Али
Хинди (Иордания); ГВУЗ "Донецкий национальный технический универси-тет".- Донецк, 2010.- 141с.
139. Pixley C. Exact Calculation of Synchronization Sequences based on Binary
Decision Diagrams / С. Pixley, S. Jeong, G. Hatchel // IEEE Trans. on CAD.-
1994.- V.13.- P.1024-1034.
381
140. Wehbeh J.A. On the Initialization of Sequential Circuits / J.A. Wehbeh, D.G.
Saab // Proc. IEEE Int. Test Conf.- 1994.- P.233-239.
141. Wehbeh J.A. Initialization of Sequential Circuits and its Application to ATPG /
J.A. Wehbeh, D.G. Saab // Journal of Electronic Testing: Theory and Applica-tions.- 1998.- Vol.-13, №3.- P.259-271.
142. Corno F. Initializability Analysis of Synchronous Sequential Circuits / F.
Corno, P. Prinetto, M. Rebaudengo, M. Sonza Reorda, G. Squillero // ACM
Transactions on Design Automation of Electronic Systems.- 2002.- P.249-264.
143. Corno F. A Genetic Algorithm for the Computation of Initialization Sequences
for Synchronous Sequential Circuits / F. Corno, P. Prinetto, M. Rebaudengo etc. //
Proceeding ATS '01 Proceedings of the 10th Anniversary Compendium of Papers
from Asian Test Symposium 1992-2001.- 2001.- P.213.
144. Xiaojing H., Zhengxiang S. Ant Colony Optimizations for Initialization of syn-chronous sequential circuits // IEEE Circuits and Systems International Conf.,
2009. – P. 5–18.
145. Иванов Д.Е. Алгоритм построения инициализирующих последовательно-стей цифровых схем, основанный на стратегии симуляции отжига / Д.Е.
Иванов, Р. Зуауи.- Искусственный интеллект, 2009.- №4.- С.415-424.
146. Mneimneh M.N. Preserving synchronizing sequences of sequential circuits af-ter retiming / M.N. Mneimneh, K.A. Sakallah, J. Moondanos // Proceedings of the
2004 Asia and South Pacific Design Automation Conference.- 2004.- P.579-584.
147. Morkūnas K. Circuit Reset Sequences based on Software Prototypes / K.
Morkūnas, R. Šeinauskas // Electronics and Electrical Engineering.- Kaunas:
Technologija, 2010. – No.7(103).- P.71-76.
148. Morkūnas K. Verification of Initialization Sequences for Sequential Circuits /
K. Morkūnas, R. Šeinauskas // Electronics and Electrical Engineering.- Kaunas:
Technologija, 2010. – No.6(112).- P.61-64.
149. Pixley C. Theory and implementation of sequential hardware equivalence / C.
Pixley // IEEE Trans. Comput. Aided Design.- 1992.- V.11-12.- P.1469-1494.
150. Pomeranz I. On achieving complete testability of synchronous sequential cir-
382
cuits with synchronizing sequences / I. Pomeranz, S.M. Reddy // In Proceedings
of the IEEE International Test Conference.- Los Alamitos, CF:IEEE Computer
Society Press, 1994.- P.1007-1016.
151. Huang S.-Y. Formal Equivalence Checking and Design Debugging / S.-Y.
Huang, K.-T. Cheng.- Boston: Kluwer Academic Publishers, 1998.- 229p.
152. Burch J. Symbolic model checking: 1020 states and beyond / J. Burch, E.
Clarke, K. McMillan, D. Dill, L. Hwang // Proc. of IEEE Symp. Logic in Comp.
Sci.- 1990.- P.1-33.
153. Huang S.-Y. Verifying sequential equivalence using ATPG Techniques / S.-Y.
Huang, K.-T. Cheng, K.-C. Chen // ACM Transactions on Design Automation of
Electronic Systems.- 2001.- V.6, №2.- P.244-275.
154. Corno F. Approximate Equivalence Verification for Protocol Interface Imple-mentation via Genetic / F. Corno, M. Sonza Reorda, G. Squillero // Proceedings
of the First European Workshops on Evolutionary Image Analysis, Signal Proc-essing and Telecommunications.- 1999.- P.182-192.
155. Corno F. VEGA: A Verification Tool Based on Genetic Algorithms / F. Corno,
M. Sonza Reorda, G. Squillero // ICCD98, International Conference on Circuit
Design, Austin, Texas (USA).- 1998.- P.321-326.
156. Huang S.Y. AQUILA: An Equivalence Checking System for Large Sequential
Designs / S.-Y. Huang, K.-T. Cheng, K.-C. Chen etc // IEEE Transactions on
Computers.- 2000.- V.49, №5.- P.443-464.
157. Corno F. Evolutionary Simulation-Based Validation / F. Corno, M. Sonza Re-orda, G. Squillero // International Journal on Artificial Intelligence Tools
(IJAIT).- 2004.- Vol.14, 1-2, Dec.- P. 897 916.
158. Иванов Д.Е., Зуауи Р. Верификация эквивалентности цифровых схем с
использованием стратегии симуляции отжига // «Науковий вісник
Чернівецького університету». Випуск №479. Комп’ютерні системи та
компоненті», 2009.- С.33-41
159. Иванов Д.Е. Применение стратегии симуляции отжига для верификации
эквивалентности последовательностных схем / Д.Е. Иванов, Р. Зуауи // Х
383
Международная научно-техническая конференция «Искусственный интел-лект. Интеллектуальные системы» (ИИ-2009).- Таганрог: Изд-во ТТИ ЮФУ,
2009.- С.30-32.
160. Белоус А.И. Методы минимизации энергопотребления при проектирова-нии КМОП БИС / А.И. Белоус, И.А. Мурашко // Технология и конструиро-вание в электронной аппаратуре.- 2008.- №2.- С.39-44.
161. Small C. Shrinking devices put the squeeze system packaging / C. Small //
EDN.-1994.- Vol.39, №4.- Pp.41–46.
162. Мурашко И.А. Методы оценки рассеиваемой мощности в цифровых
КМОП схемах / И.А. Мурашко // Доклады БГУИР.- 2007.- №1(17).- С.100-108.
163. Piguet C. Low-power CMOS circuits: technology, logic design and CAD tools
/ C. Piguet.- CRC/Taylor & Francis, 2005.- 440p.
164. Soudris D. Designing CMOS circuits for low power / D. Soudris, C. Piguet, C.
Goutis // Springer, 2002.- 277p.
165. Integrated circuit and system design: power and timing modeling, optimization
and simulation / editor E. Macii, editor V. Paliouras, // Proceedings of 14th Inter-national Workshop, PATMOS 2004.- Springer, 2004.- 910p.
166. Pedram M. Power aware design methodologies / M. Pedram, Jan M. Rabaey.-
Springer, 2002.- 521p.
167. Najm F.N. Power estimation in sequential circuits / F.N. Najm, S. Goel,
I.N.Hajj // Proc Design Automation.- 1995.- P.635-640.
168. Tsui C. Power estimation methods for sequential logic circuits / C. Tsui, J.
Monterio, M. Pedram, A. Despain and B. Lin // IEEE Trans. on VLSI Systems.-
1995.- V.3, №3.- P.406-416.
169. Corno F. Prediction of Power Requirements for High-Speed Circuits / F.
Corno, M. Rebaudengo, M. Sonza Reorda, G. Squillero, M. Violante //
EvoTel2000: European Workshops on Telecommunications, Edinburgh (UK),
May 2000, pp. 247-254.
170. Devadas S. Estimation of power dissipation in CMOS combinational circuits
384
using Boolean function manipulation / S. Devadas, K. Keutzer, J. White // IEEE
Trans. CAD.- 1995.- P.373-383.
171. Kriplani H. Resolving signal correlations for estimating maximum currents in
CMOS combinational circuits / H. Kriplani, F. Najm, P. Yang, I. Hajj // Proc. De-sign Automation Conf.- 1993.- P.384-388.
172. Manne S. Computing the maximum power cycles of a sequential circuit / S.
Manne, A. Prado, R.I. Bahar // Proc. Design Automation Conf.- 1995.- P.23-28.
173. Wang C.-Y. Maximum power estimation for sequential circuits using a test
generation based technique / C.-Y. Wang, K. Roy, T.-L. Chou // Proc. of IEEE
Custom Integrated Circuits Conf.- 1996.- P.229-232.
174. Hsiao M.S. Peak power estimation using genetic spot optimization for large
VLSI Circuits / M.S. Hsiao // Design, Automation and Test in Europe Confer-ence.- 1999.- P.175-179.
175. Petlin O.A. Power consumption and testability of CMOS VLSI circuits / O.A.
Petlin, S.B. Furber // IEEE Transactions on CAD.- 2007.- Pp.1-6.
176. Wang S. ATPG for Heat Dissipation Minimization During Test Application /
S. Wang, S. Gupta // Proc. IEEE International Conference.- 1994.- P.250-258.
177. Wu X. Low power sequential circuit design by using priority encoding and
clock gating / Xunwei Wu, Massoud Pedram // Proceedings of the 2000 interna-tional symposium on Low power electronics and design, Rapallo, Italy.- 2000.-
P.143-148.
178. Poli R. Test Pattern Generation under Low Power Constraints / R. Poli, H-M.
Voigt, S. Cagnoni, D. Corne, G. Smith, T. Fogarty (eds.), // Evolutionary Image
Analysis, Signal Processing and Telecommunications First European Workshops,
EvoIASP'99 and EuroEcTel'99 Goteborg, Sweden.- Springer: LNCS, 1999.-
P.162-170.
179. Piguet C. Low-power CMOS circuits: technology, logic design and CAD tools
/ C. Piguet.- CRC/Taylor & Francis, 2005.- 440p.
180. Soudris D. Designing CMOS circuits for low power / D. Soudris, C. Piguet, C.
Goutis // Springer, 2002.- 277p.
385
181. Integrated circuit and system design: power and timing modeling, optimization
and simulation / editor E. Macii, editor V. Paliouras, O. Koufopavlou // Proceed-ings of 14th International Workshop, PATMOS 2004.- Springer, 2004.- 910p.
182. Ковалёв А.В. Методы оптимизации энергопотребления в микроэлектрон-ных системах: автореферат дис. на соискание учёной степени доктора техн.
наук: спец. 05.13.12 «Системы автоматизации проектирования» / Ковалёв
Андрей Владимирович.- Таганрог, 2009.- 36с.
183. Sekanina L. Evolutionary design of digital circuits: where are current limits? /
L. Sekanina // Proceedings of the first NASA/ESA conference on adaptive hard-ware and systems, Istanbul.- 2006.- P.171-178.
184. Goldberg D.E. Genetic Algorithm in Search, Optimization, and Machine
Learning / D.E. Goldberg.- Boston, MA:Addison-Wesley Longman Publishing
Co.- 1989.- 412p.
185. Holland J.P. Adaptaton in Natural and Artificial Systems: An Introductionary
Analysis with Application to Biology, Control and Artificial Intelligence / J.P.
Holland.- Ann Arbor MI:University of Michigan, 1992.- 228p.
186. Whitley D. A Genetic Algorithm Tutorial / Darrell Whitley // Statistics and
Computting.- 1994.- №4.- P.65-85.
187. Гладков Л.А. Генетические алгоритмы / Л.А.Гладков, В.В. Курейчик,
В.М. Курейчик.- М.:Физматлит.- 2006.- 319с.
188. Luke S. Essentials of Metaheuristics / S. Luke // George Mason University
Press.- 2009.- 239p.
189. Іванов Д.Є. Адаптивні механізми в генетичних алгоритмах / Д.Є. Іванов,
Ю.О. Скобцов, С.А. Закусило.- Наукові праці Донецького Державного
технічного університету, серія «Обчислювальна техніка та автоматизація»,
випуск 38.– Донецьк.– 2002.– С.104-109.
190. Иванов Д.Е. Применение адаптивных генетических алгоритмов для гене-рации тестов цифровых схем / Д.Е. Иванов, Ю.А. Скобцов, В.Ю. Скобцов,
С.А. Закусило.- Наукові праці Донецького Національного Технічного
Університету, серія «Обчислювальна техніка та автоматизація», випуск 47.–
386
Донецьк.– 2002.– Вип.47.- С.249-255.
191. Иванов Д.Е. Исследование влияния параметров генетического алгоритма
при генерации тестов для последовательностных схем / Д.Е. Иванов, Ю.А.
Скобцов, П.А. Чебанов.- Вісник Донецького університету, Сер. А:
Природничі науки, 2005.- Вип.2.- С.397-402.
192. Іванов Д.Є. Застосування адаптивних генетичних алгоритмів у генерації
тестів цифрових схем / Д.Є. Іванов, Ю.О. Скобцов, С.А. Закусило, В.Ю.
Скобцов В.Ю. // Матеріали Міжнародної конференції з управління
“Автоматика 2002”.- ДонНТУ, 2002.- Т.2.- С.114-116.
193. Иванов Д.Е. Адаптивные генетические алгоритмы в генерации прове-ряющих тестов / Д.Е. Иванов, Ю.А. Скобцов, С.А. Закусило, В.Ю. Скобцов
// Інформаційно-керуючі системи на залізничному транспорті (Додаток до
журналу).- 2002.- №4-5.- С.29.
194. Иванов Д.Е. Адаптивные генетические алгоритмы в генерации тестов /
Д.Е. Иванов, Ю.А. Скобцов, С.А. Закусило // Труды III Международной на-учно-практической конференции «Современные информационные и элек-тронные технологии», СИЭТ.- 2002.- С.98.
195. Иванов Д.Е. Построение инициализирующих последовательностей син-хронных цифровых схем с помощью генетических алгоритмов / Д.Е. Ива-нов, Ю.А. Скобцов, А.И. Эль-Хатиб.- Проблеми інформаційних технологій.-2007.-№1.- С.158-164.
196. Иванов Д.Е. Генетические алгоритмы построения инициализирующих
последовательностей цифровых схем / Д.Е. Иванов, Ю.А. Скобцов, А.И.
Эль-Хатиб // Тезисы Докладов Международной научной конференции
«Компьютерные науки и информационные технологии».-Саратов:изд-во
СГУ.-2007.- С.51-52.
197. Иванов Д.Е. Генетические алгоритмы построения идентифицирующих
последовательностей для цифровых схем с памятью / Д.Е. Иванов.- Наукові
праці Донецького національного технічного університету. Серія: “Обчислю-вальна техніка та автоматизація”. Випуск 14(129).-Донецьк: ДонНТУ.-
387
2008.- С.97-106.
198. Иванов Д.Е. Генетический подход проверки эквивалентности последова-тельностных схем / Д.Е. Иванов.- «Радіоелектроніка. Інформатика.
Управління».- Запоріжжя, ЗНТУ.- 2009.- №1(20).- С.118-123.
199. Иванов Д.Е. Генетический алгоритм построения входных последователь-ностей для верификации эквивалентности цифровых схем / Д.Е. Иванов //
Матеріали II Всеукраїнської науково-практичної конференції “Сучасні
тенденції розвитку інформаційних технологій в науці, освіті та економіці”,
2008.- Луганськ, Альма-матер, 2008.- С.35-38.
200. Иванов Д.Е. Алгоритм диагностического моделирования СБИС / Д.Е.
Иванов // Проблемы информационных технологий.- 2012.- №1 (011).- С.107-114.
201. Иванов Д.Е. Генетические алгоритмы в диагностике и проектировании
цифровых схем / Д.Е. Иванов, Ю.А. Скобцов, В.Ю. Скобцов // Искусствен-ный интеллект.- 2002.- №2.- С.250-258.
202. Ivanov D.E. Genetic algorithms in test generation for digital circuits / D.E.
Ivanov, Y.A. Skobtsov, V.Y. Skobtsov // Proceedings of the 8th Biennial Baltic
Electronics Conference.-Tallinn Technical University, 2002.- P.291-294.
203. Иванов Д.Е. Генетические алгоритмы построения идентифицирующих
последовательностей для цифровых схем с памятью / Д.Е. Иванов.- Наукові
праці Донецького національного технічного університету. Серія: “Обчислю-вальна техніка та автоматизація”. Випуск 14(129).-Донецьк: ДонНТУ.-
2008.- С.97-106.
204. Іванов Д.Є. Еволюційні методи побудови перевіряючих тестів для
цифрових схем / Д.Є. Іванов, Ю.О. Скобцов, В.Ю. Скобцов // Вісник
технологічного університету Поділля.- Хмельницький, 2004.- С.135-139.
205. Иванов Д.Е. Эволюционный подход к генерации проверяющих тестов
цифровых систем / Д.Е. Иванов, С.А. Закусило, В.Ю. Скобцов, Ю.А. Скоб-цов // Труды конференций "Интеллектуальные системы" и "Интеллектуаль-ные САПР".-Москва: Физматлит, 2003.- С.76-81.
388
206. Иванов Д.Е. Генетические алгоритмы в диагностике и проектировании
цифровых схем / Д.Е. Иванов, Ю.А. Скобцов, В.Ю. Скобцов // Труды Меж-дународ