ЭВОЛЮЦИОННЫЕ МЕТОДЫ ГЕНЕРАЦИИ ТЕСТОВ ДЛЯ НЕКОНСТАНТНЫХ НЕИСПРАВНОСТЕЙ : ЕВОЛЮЦІЙНІ МЕТОДИ ГЕНЕРАЦІЇ ТЕСТІВ ДЛЯ НЕКОНСТАНТНЫХ НЕСПРАВНОСТЕЙ

Краткое описание

ДОНЕЦКИЙ НАЦИОНАЛЬНЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ

На правах рукописи

ІЯД К.М. НАССЕР
(Палестина)

УДК 681.518:681.326.7

ЭВОЛЮЦИОННЫЕ МЕТОДЫ
ГЕНЕРАЦИИ ТЕСТОВ
ДЛЯ НЕКОНСТАНТНЫХ НЕИСПРАВНОСТЕЙ

Специальность 05.13.05 –
«Компьютерные системы и компоненты»

ДИССЕРТАЦИЯ
на соискание ученой степени
кандидата технических наук

Научный руководитель
доктор технических наук, профессор
Скобцов Юрий Александрович

Донецк – 2013г.

СОДЕРЖАНИЕ
Введение................................................................................ 4
1.Анализ моделей неисправностей и методов генерации тес-тов…………………………………...............................................……......
10
1.1.Физические дефекты и неисправности............................. 10
1.2.Типовые модели неисправностей…………………………....... 13
1.3. Анализ методов генерации тестов.............................................. 26
1.4 Генетические алгоритмы в построении тестов........................... 35
1.4.1 Простой генетический алгоритм………………………… 36
1.4.2 Применение генетических алгоритмов в построении проверящих тестов………………………………………………………
41
1.5. Задачи диссертационной работы ............................................... 46
2. Построение тестов для индуцированных импульсов …………….…... 48
2.1 Перекрестные неисправности………………………………… 49
2.2. Перекрестные неисправности индуцированные
импульсы……………………………………………………………………
51
2.3 Многозначный алфавит C9……………………….…………… 54
2.4 Моделирование индуцированных импульсов ………………... 61
2.5 Генетический алгоритм генерации теста для индуцированно-го импульса …………………………………............................................... 64
2.6 Выводы………………………………………………………… 79
3. Построение тестов для индуцированных задержек.............................. 80
3.1.Перекрестные неисправности «индуцированные задержки» 81
3.2. Генерация тестов для неисправностей индуцированные за-держки со многими агрессорами…………..……………………………...
83
3.3 Выбор множества критических путей ………….……………. 86
3.4. Выбор целевых неисправностей………………………………. 90
3.5 Моделирование перекрестных неисправностей типа
задержка…………..……………………………............................................
100
3.6. Генетический алгоритм генерации теста……………………... 103
3.7 Выводы ......................................................................................... 109
4. Программная реализация, апробация и тестирование……............. 110
4.1 Система моделирования и диагностики АСМИД и ее расши-рение………………………………………………………………………...
110
4.2 Ввод схем международного каталога ISCAS85.......................... 112
4.3 Программная реализация модуля обработки перекрестных неисправностей……………………………………………………….........
115
4.4.Тестирование и экспериментальные данные ............................. 117
4.5 Выводы…………………………………………………………... 126
Заключение .................................................................................................... 128
Список использованных источников ……………..................................... 131
Приложение………………………………………………………………... 145

ВВЕДЕНИЕ

Актуальность. Совершенствование элементной базы и архитектуры совре-менных компьютерных систем (КС), увеличение степени интеграции невоз-можны без систем автоматизированного проектирования и диагностики, кото-рые позволяют повысить качество и надежность, уменьшить время проектиро-вания и тестирования. Эффективность систем тестового диагноза КС, которые основаны на подаче на тестируемый объект специально организуемых (тесто-вых) воздействий, в значительной мере зависит от применяемых методов и ал-горитмов моделирования и построения проверяющих тестов.
В настоящее время разработан ряд эффективных методов моделирования неисправностей и построения проверяющих тестов дляКС. Значительный вклад в развитие тестирования цифровых систем внесли зарубежные исследо-ватели Roth J.P., Zorian Y, Agrawal V.D, Abramovici M., Fujivara H. и отечествен-ные ученые Пархоменко П.П., Убар Р.Р., Тоценко В.Г.,Сперанский Д.В., Ро-манкевич А.М., Дербунович Л.В., Кривуля Г.Ф.,Скобцов Ю.А., Хаханов В.И, Дрозд А.В. . и другие. Однако существующие методы, в основном, используют классическую модель одиночных константных неисправностей, которые не всегда адекватно моделируют физические дефекты, присущие современным технологиям производства КС. Особенно это касается глубокого субмикронно-го уровня, где значительную роль играют «перекрестные» неисправности (crosstalk faults), которые влияют на временне характеристики КС.
Поэтому, построение проверяющих тестов и моделирование для не кон-стантных (в первую очередь «перекрестных ») неисправностей КС является ак-туальной научно-технической проблемой, решение которой существенно влия-ет на надежность и качество современных неисправностей. В данной работе рассматривается эволюционный подход к построению проверяющих тестовых последовательностей цифровых схем для не константных неисправностей.

Связь работы с научными программами, планами, темами.
Диссертационная работа выполнена на протяжении 2009 –2013 г.г. в рам-ках научного направления кафедры автоматизованых систем управления До-нецкого национального технического университета по теме Н-18-12 "Разработка и исследование методов построения компьютерных систем технической и медицинской диагностики ".
Цель работы и задачи исследования: повышение эффективности автомати-зированного диагностирования цифровых систем путем разработки эволюци-онных методов генерации проверяющих тестов для перекрестных неисправно-стей.
Для достижения поставленной цели в работе сформулированы и реша-ются следующие задачи:
1. Исследовать влияние перекрестных неисправностей типа «индуциро-ванные импульсы» и «индуцированные задержки на цифровые логи-ческие схемы.
2. Разработать многозначный алфавит и многозначные модели основ-ных логических вентилей для моделирования перекрестных неисправ-ностей.
3. Распространить методы многозначного логического моделирования на симуляцию цифровых схем с присутствием перекрестных неисправ-ностей.
4. Разработать генетический алгоритм построения проверяющих тестов для перекрестных неисправностей «индуцированные импульсы».
5. Разработать генетический алгоритм построения проверяющих тестов для перекрестных неисправностей «индуцированные задержки».
6. Разработать программное обеспечение генерации проверяющих тес-товых последовательностей на основе последовательных и иерархиче-ских генетических алгоритмов.
7. Апробировать разработанные методы и программное обеспечение на схемах международных каталогов, оценить их эффективность, быст-родействие и качество построенных тестов.
Объектом исследования являются цифровые системы, заданные связями логи-ческих элементов, входов и выходов на специализированном языке.
Предметом исследования являются структурные эволюционные методы по-строения проверяющих тестов для цифровых логических схем.
Методы исследования. При решении сформулированных в работе задач ис-пользовались методы теории булевых функции, конечных автоматов, техниче-ской диагностики и логического моделирования, эволюционных вычислений.
Научная новизна полученных результатов.
Основные научные положения, которые выносятся на защиту.
1. Исследовано влияние индуцированных неисправностей на тестирование современных цифровых схем, что определяет необходимость построения мно-гозначных моделей и эволюционных методов генерации тестов, обеспечиваю-щих эффективное тестирование.
2. Установлено, что совместное многозначное логическое моделирование и генетические алгоритмы обеспечивают эффективную генерацию проверяющих тестов для перекрестных неисправностей, при которой повышается полнота те-стов и быстродействие.
Научная новизна полученных результатов состоит в следующем.
1. Модифицированы многозначные модели логических элементов, что по-зволило повысить адекватность и быстродействие логического моделирования перекрестных неисправностей.
2. Усовершенствован генетический алгоритм построения тестовых после-довательностей для индуцированных импульсов, что дает возможность повы-сить эффективность генерации тестов для перекрестных неисправностей.
3. Усовершенствован метод отбора целевых неисправностей –индуцированных задержек для случая многих агрессоров, что позволило со-кратить количество обрабатываемых неисправностей и, как следствие, уско-рить генерацию тестов.
4. Получил дальнейшее развитие генетический алгоритм построения про-веряющих тестов для неисправностей – индуцированные задержки, что позво-ляет повысить эффективность генерации тестов для перекрестных неисправно-стей схем.
Практическая ценность полученных результатов состоит в том, что:
1. Разработано алгоритмическое и программное обеспечение для гене-рации проверяющих тестов цифровых логических схем, которое по-зволяет повысить полноту построенных тестовых последовательно-стей за счет использования более адекватной модели неисправности и эволюционных методов построения проверяющих тестов.
2. Определены рациональные параметры эволюционных алгоритмов построения тестов на основе экспериментальных исследований раз-работанных алгоритмов.
Разработанные методы и программное обеспечение используются в Ин-ституте прикладной математики и механики НАНУ в виде модуля системы мо-делирования и диагностики АСМИД, а также в учебном процессе Донецкого национального технического университета в рамках курса “Техническая диаг-ностика цифровых систем”, в курсовом и дипломном проектировании на ка-федре «Автоматизированные системы управления» ДонНТУ.
Личный вклад соискателя. Все основные положения и результаты диссерта-ционной работы, выносимые на защиту, получены автором самостоятельно. В работах, которые выполнены в соавторстве автору принадлежат: [1-3] – гене-тический алгоритм построения тестов для неконстантных неисправностей; [4-6 7] –методы построения тестов для индуцированных импульсов; [8-10] –методы генерации тестов для индуцированных задержек.
Обоснованность и достоверность результатов работы обеспечиваются :
- корректным использованием методов технической диагностики и эволюци-онных вычислений;
- машинными экспериментами для реальных схем из международного каталога ISCAS85, на которых по международным стандартам принято проводить апро-бацию новых методов логического моделирования и построения тестов;
- результатами практического использования предложенных методов и алго-ритмов построения проверяющих тестов.
Апробация работы. Основные научные результаты работы докладывались и обсуждались на :
- Міжнародної конференції «Інтелектуальні системи в промисло-вості і освіти» (Суми, листопад 2009»;
- IV Всеукраинской конференции ”Сучасні тенденціїї розвитку ін-формаційних технологій в науці, освіті та економіці” (Луганськ, квітень 2010);
- Одиннадцатом международном научно-практическом семинаре «Практика и перспективы развития партнерства в сфере высшей школы» (Таганрог, 2011).
- X международной конференции «Проблемы информатики и моде-лирования»(Ялта.-2010);
- 11-th international conference “The experience of designing and appli-cation of CAD systems in microelectronics”
(Lviv-Polyana,Ukraine, february 2011).
- четвертой международной научно-технической конференции «Мо-делирование и графика»(Донецк.-2011).
Публикации. По теме диссертационной работы опубликовано 12 печатных ра-бот, из них 5 статей в изданиях, утвержденных в ВАК Украины; 3 тезисов меж-дународных конференций.
Структура и объем работы: Диссертация состоит из введения, 4 разделов, заключения, списка использованной литературы из 125 наименований. Общий объем работы 145 стр., иллюстраций - 26 , таблиц -16, приложений-2.

Список литературы

ЗАКЛЮЧЕНИЕ

В диссертационной работе приведено новое решение актуальной научной задачи повышения эффективности автоматизированной системы генерации проверяющих тестов для современных цифровых логических схем на основе разработки эволюционных методов генерации проверяющих тестов для перекрестных неисправностей.
Разработаны новые методы генерации тестов и оценки их диагностических свойств для последовательностных логических схем, которые позволяют повысить полноту генерируемых тестовых воздействий.
В ходе выполнения диссертационной работы были получены следующие основные результаты:

1. Исследована проблема генерации проверяющих тестов для нового класса не константных - перекрестных неисправностей, которые характерны для современных цифровых схем, которые имеют высокую плотность элементов и высокие рабочие частоты.
2. Предложен многозначный алфавит C9 ,, разработаны многозначные модели логических элементов для этого алфавита, которые позволяет эффективно моделировать перекрестные неисправности.
3. Получил дальнейшее развитие метод логического моделирования в многозначном алфавите, который позволяет моделировать схемы с неисправностями «индуцированные импульсы».
4. Модифицирован генетический алгоритм построения пар тестовых входных наборов, проверяющих одиночные неисправности «индуцированные импульсы».
5. Исследована задача построения проверяющего теста для одиночных перекрестных неисправностей типа «индуцированная задержка.
6. Получил дальнейшее развитие метод логического моделирования в многозначном алфавите, который позволяет моделировать новый класс не константных – перекрестных неисправностей как индуцированных импульсов, так и индуцированных задержек.
7. Модифицирован генетический алгоритм для построения тестовых пар наборов входных последовательностей, которые проверяют одиночные перекрестные неисправности типа «индуцированная задержка.
8. Исследована задача генерации проверяющего теста для неисправности индуцированная задержка со многими линиями-.агрессорами.
9. Получил развитие алгоритм выбора критических путей на основе статического анализа временных окон линий схемы.
10. Исследована проблема выбора множества целевых неисправностей для перекрестных неисправностей со многими агрессорами.
11. Предложен метод отбора целевых неисправностей на основе учета пространственных, временных и функциональных соотношений.
12. Программно реализованы модули многозначного моделирования и разработанных генетических алгоритмов построения тестов для не классических (не константных) перекрестных неисправностей, которые интегрированы в систему моделирования и генерации тестов АСМИД.
13. Выполнена апробация и проверка эффективности разработанных программных модулей на логических схемах для не классических неисправностей из международных каталогов ISCAS85 и ISCAS89, которые подтвердили достигнутые высокие эксплутационные характеристики.
14. Проведены компьютерные эксперименты по построению тестов для одиночных перекрестных неисправностей, включая индуцированные импульсы и индуцированные задержки. Показана эффективность разработанных генетических алгоритмов для этого класса неисправностей с полнотой тестов 41.24.
15. Проведены экспериментальные исследования для входных псевдослучайных тестовых последовательностей и разработанных генетических алгоритмов. Показано, что в среднем полнота тестов увеличивается на15 %.
16. Выполнены компьютерные эксперименты по генерации проверяющих тестов для перекрестных неисправностей со многими агрессорами. Экспериментально доказана целесообразность использования генетических алгоритмов при построении проверяющих тестов для этого нового класса неисправностей, которые позволили повысить полноту тестов до 75 %.
17. Проведены апробация, тестирование и проверка эффективности разработанных программных модулей на логических схемах из международного каталога ISCAS89, Основные результаты диссертации опубликованы в работах [94-102].

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

1. Скобцов Ю.А. Логическое моделирование и тестирование цифровых устройств/ Ю.А.Скобцов, В.Ю.Скобцов.-Донецк:ИПММ НАНУ, ДонНТУ, 2005.-436с.
2. Mourad S.Principles of testing electronic systems/ S. Mourad, Y. Zorian. – John Wiley&Sons,2000. – 420p.
3. Барашко А.С. Моделирование и тестирование дискретных устройств / А.С.Барашко, Ю.А.Скобцов, Д.В.Сперанский. – Киев: Наукова думка, 1992. – 288с.
4. Основы технической диагностики/под.ред.П.П.Пархоменко.-М.:Энергия, 1976.-436с.
5. Abramovici M. Digital System Testing and Testable Design/M. Abramovici. – New York: Computer Science Press, 1990. – 652p.
6. Вейцман И.Н.Тестирование КМОП-схем/ И.Н. Вейцман, О.М.Кондратьева // Автоматика и телемеханика. – 1991. – №2. – с.3-34.
7. Бибило П.Н. Синтез логических схем с использованием языка VHDL/ П.Н.Бибило. – М.: СОЛОН-Рб, 2002. – 384 с.
8. Harris I.G. Fault models and test generation for hardware-software covalidation/ I.G.Harris // IEEE Design and Test of computers. – 2003. – Vol.20,N.4. – P.40-47.
9. Rubio. An approach to the analysis and detection of crosstalk faults in digital VLSI circuits/ Rubio, N.Itazaki, X.Xu, K.Kinoshita.-IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems, Vol.13,No.3,pp.387-394, March 1994.
10. Chen W.Y.Analytic Models for Crosstalk Delay and Pulse Analysis under Non-Ideal Inputs/W.Y.Chen, S.K.Gupta,M.A.Breuer.-Proc.of the Int’1.Test Conf., pp. 809-818, Nov.1997.
11. Miczo A. Digital logic testing and simulation/ A.Miczo. A.John Wiley&Sons Inc.Publication.:2003.-696p.
12. Roth J.P. Diagnosis of automata failures: a calculus and a method/ J.P. Roth // IBM Journal of Research and Development. - 1966. - №7. - P.278-291.
13. Roth J.P.Programmed algorithms to compute tests to detect and distinguish between failures in logic networks/ J.P. Roth, W.G. Bouricius W.G., R.P.Schneider // IEEE Transactions on Electronic Computers. - 1968. - Vol.EC-16. - №7 - P.567-580.
14. Goel P. An implicit enumeration algorithm to generate tests for combinational logic circuits / P.Goel // IEEE Transactions on Computers. - 1981. - №3 - P.215-222.
15. Goel P. PODEM-X: An automatic test generation system for VLSI logic structures/P. Goel, B.C.Rosales//18th Design automation conference proceedings. - 1981. - P.260-268.
16. Bennets R.G. Design of testable logic circuits/R.G Bennets.-Addison-Wesly:Publishing Company, 1984 - 164p.
17. Fujivara H.On acceleration of test generation algorithm/ H.Fujivara, T.Shimono // IEEE Transactions on Computers. - 1983. - №12 - P.1137-1144.
18. Muth P. A nine-valued circuit model for test generation/P. Muth// IEEE Trans.Comput. – 1976. – N6. – P.630-636.
19. Cheng W.T. Split circuit model for test generation/ W.T. Cheng// 25th Design automation conference proceedings. - 1988. -P.96-101.
20. Гилл А. Введение в теорию конечных автоматов/ А.Гилл.- М.:Наука, 1966 - 272с.
21. Hennie F.C. Fault detection experiments for sequential circuits/F.C.Hennie// Proc. of 5th Annual Symp. on Switching Theory and Logic Design. - 1964. - v.s-164. - P.95-110.
22. Богомолов А.М.Эксперименты с автоматами/А.М Богомолов, А.С. Барашко, И.С. Грунский.- Киев:Наукова думка, 1973 - 144с.
23. Тоценко В.Г. Алгоритмы технического диагностирования дискретных устройств/ В.Г.Тоценко.- М.:Радио и связь, 1985 - 240с.
24. Грунский И.С. Анализ поведения конечных автоматов/ И.С. Грунский. – Луганск: ЛНПУ, ИПММ. – 2003. – 210с.
25. Razdan R. An interactive sequential test generation systems/R.Razdan, M.Anwarudlin, P.G Kovijanic. et all // Proc.1989 Int. test Conf.– 1989.– P.38-46.
26. Kelsey T.P. Fast test generation for sequential circuits/ T.P.Kelsey, К.К.Saluja // IEEE Trans, on Comp. – 1989. – N3. – P.354-357.
27. Chen W.Y.Test generation for Cross-Induced Delay in Integrated Citcuits /W.Y.Chen, S.K.Gupta,M.A.Breuer.-Proceedings of IEEE International Test Conference, P.191-200, October 1999.
28. W.Y.Chen.Test generation for Cross-Induced Faults: Framework and computational results /W.Y.Chen, S.K.Gupta,M.A.Breuer.-Journal of Electronic Testing: Theory and Applications, vol.16, P.17-28, Feb.2002.
29. Krstic A. Delay Testing Considering Cross-Induced Effects/A.Krstic, J.-J.Liou, Y.-M.Jiang, K.-T.Cheng.-Proceedings of International Conference,2001.
30. Bai X.HyAC: A Hybrid Structural SAT Based ATPG for Crosstalk / X.Bai, S.Dey, A.Krstic.-Proceedings of International Conference, 2003, P.112-121.
31. Arunachalam R. A Novel Algorithm for Testing Crosstalk Induced Delay Faults in VLSI Cicuits/Aniket and R.Arunachalam.- Proceedings of International Conference on VLSI Design, P.479-484, 2005.
32. Li. H. Selection of Crosstalk-induced Faults in Enhanced Delay test/ H.Li,X.Li.-Journal of Electronic Testing: Theory and Applications, Vol.21,N0.2,P.181-195, April 2005.
33. Palit A.K. Test Pattern Generation for Crosstalk Faults in DSM chips using Mofified PODEM/ A.K.Palit, K.K. Duganapali, W. Anheier -TuZ, P.41-45.
34. Sunghoon Chun. XPDF-ATPG: An Efficient Test Pattern Generation for Crosstalk-Induced Faults/ Sunghoon Chun, Yongjoon Kim, Myuang-Hoon Yang, Sungho Kang.- 17th Asian Test Symposium, P.83-88, 2008.
35. Kunal P.Ganeshpure. On ATPG for Multiple Aggressor Crosstalk Faults in Presence of Gate Delays / Kunal P. Ganeshpure, Sandir Kundu.- Proceedings of IEEE International Test Conference, P.1-7, October 2007.
36. Shweta Chary. Automatic path delay test generation for combined Resistive Vias Resistive bridges and Capacitive Crosstalk delay faults / Shweta Chary, Michael L. Bushnell.-Proceedings of the 19th International conference on VLSI Design, P.413-418, 2006.
37. Phadoongsidhi Marong. SCINDY: Logic Crosstalk Delay Fault Simulation in Sequential Circuits/Marong Phadoongsidhi, Kewal K. Saluja//18th Internartional Conference on VLSI Design held jointly with 4th International Conference on Embedded Systems Design (VLSID’05), P.820-823, 2005.
38. Niermann T. HITEC: A Test Generator Package for Sequential Circuits/ T. Niermann, J.H.Patel // In Proc. European Design Automation Conf. – 1991. – P.214-218.
39. Гуляев В.А. Вычислительная диагностика/ В.А.Гуляев.- Киев:Наукова думка, 1991 - 232с.
40. Goldberg D.E. Genetic Algorithms in Search, Optimization and Machine Learning/D.E.Goldberg.-Addison-Wesley, reading,MA.-1989.
41. Michalevich. Z. Genetic Algorithms + data structures=Evolution Programs/ Z.Michalevich.- Springer.-1999.
42. Курейчик В.М. Генетические алгоритмы/ В.М. Курейчик.-Тагарог:Изд-во ТРТУ,1998.-240c.
43. Koza J.R. Genetic Programming/ J.R. Koza. – Cambridge:MA:MIT Press,1992.
44. Banzhaf W. Genetic Programming – an Introduction/ W.Banzhaf. – Morgan Kaufman, Heidelberg:San-Francisco, 1998.
45. Скобцов Ю.А.Основы эволюционных вычислений. Учебное пособие/ Ю.А.Скобцов..-Донецк: ДонНТУ,2008.-326с.
46. Rudnick E.M.. Application of Simple Genetic Algorithm to Sequential Circuit Test Generation/ E.M.Rudnick, J.G. Holm, D.G. Saab, J.H. Patel // Proc. European Design & Test Conf. – 1994. – P.40-45.
47. Prinetto P. An Automatic Test Pattern Generator for Large Sequential Circuits based on Genetic Algorithms/ P. Prinetto, M. Rebaudengo, R.M. Sonza // Proc. Int. Test Conf. – 1994. – P.240­249.
48. Saab D.G.. CRIS: A Test Cultivation Program for Sequential VLSI Circuits/ D.G. Saab, Y.G. Saab, J. Abraham. // In Proc. Int. Conf. on Computer Aided Design. – 1992. – P.216-219.
49. O’Dare M.J.Generating test patterns for VLSI circuits using a genetic algorithm/ M.J.O’Dare, T.Arslan.//IEEE Electronics Letters,vol. 30,N10,P.-778-779.
50. HsiaoM.S.Automatic test generation using genetically-engineered distinguishing sequences/ M.S. Hsiao, E.M.Rudnick, J.H. Patel //In Proc. IEEE Test Symp. – 1996. – P.216-223.
51. Rudnic E.M.Sequential circuit test generation in genetic algorithm framework/ E.M.Rudnic, J.P. Patel, G.S.Greenstein, T.M.Niermann/Proc.Design Automation Conf. – 1994. – P.698-704.
52. Иванов Д.Е.Генерация тестов цифровых устройств с использованием генетических алгоритмов/Д.Е.Иванов, Ю.А.Скобцов // Труды института прикладной математики и механики НАН Украины.Т.4. Донецк ИПММ -1999. – С.82-88.
53. Скобцов Ю.А. Применение генетических алгоритмов в интеллектуальных САПР /Ю.А. Скобцов//Наукові праці Донецького Державного технічного університету. Серія: Обчислювальна техніка та автоматизація. – Вип.25. – Донецьк, 2001. – С.101-109.
54. Adamadis P. Review of parallel genetic algorithms bibliography/ P.Adamadis// Tech.Rep.,AristotleUniv.,Thessalonik,Greecei..http://www.control.ee.auth.gr/panos/papers/pga_rewiew.ps.gz.
55. Alba.E.A. A survey of parallel distributed genetic algorithms/E.Alba, J.M.Troya.//Complexity.- 1999.-vol.4.-no.4.-P.31-52.
56. Alba.E.A. Parallelism and evolutionary algorithms/E.A.Alba, M.Tomassini.//IEEE trans. On evolutionary computation.-2002.-vol.6,N5.-P.443-462.
57. Скобцов Ю.А.Параллельные генетические алгоритмы/ Ю.А.Скобцов, А.И. Эль-Хатиб // Наукові праці Донецького національного технічного університету. Серія: Обчислювальна техніка та автоматизація. – Вип.90. – Донецьк: ДонНТУ, 2005. – С.137-144.
58. Corno F. A parallel genetic algorithm for automatic generation of test sequences for digital circuits/ F.Corno, P.Prinetto, M.Rebaudengo, M.S.Reodra //Proc.Int.Conf. on high-perfomance computing and networking.-Milan,1995.-1996.-P.39-44.
59. Saab D.G..Automatic test vector cultivation for sequential VLSI Circuits using genetic algorithms/ D.G. Saab, Y.G. Saab, J.A. Abraham // IEEE Transactions on computer aided design of integrated circuits and systems. – 1996. – N10. – P.1278-1285.
60. Muzumder P.Genetic algorithms for VLSI design, layout&test automation/ P.Muzumder, E.M.Rudnic. – Prentice Hall PTR, 1999. – 336p.
61. Skobtsov Y.A.Parallel genetic algorithms of test generations/ Y.A.Skobtsov, A.I. El-Khatib, D.E.Ivanov// Proceedings of 9th International Conference “Modern Problems of Radio Engineering, Telecommunications and Computer Science” (TCSET 2006).-P.129-131.
62. Иванов Д.Е. Распределенные алгоритмы моделирования и генерации тестов/ Д.Е.Иванов,Ю.А.Скобцов,А.И.Эль-Хатиб.//Радіоелектронні і комп’ютерні системи.-ХАІ,2006.-№6.-С.97-102.
63. Скобцов Ю.А.. Распределенное параллельное моделирование цифровіх схем с несправностями/ Ю.А.Скобцов, А.И Єль-Хатиб, Д.Е.Іванов //Наукові праці Донецького національного технічного університету.Серія:”Обчислювальна техніка та автоматизація”, Донецьк:2006.- Випуск 107.-С.128-134.
64. Скобцов Ю.А.Распределенные генетические алгоритмы генерации проверяющих тестов цифровых систем /Ю.А.Скобцов, Д.Е.Иванов,А.И.Эль-Хатиб//Радіоелектронні і комп’ютерні системи.-ХАІ,2007.-№7.-C.176-181.
65. Lee. K. Test generation for crosstalk faults effects in VLSI circuits/ K.Lee, C.Nordquist, J.Abraham.//IEEE international symposium on circuits and systems, Vol.4,P.628-631.
66. Chen W.Y.Test generation for cross-induceddelay in integrated circuits/ W.Y.Chen, S.K.Gupta,M.A.Breuer //Proceedings of IEEE international test conference .-October 1999.-P.191-2000.
67. Chen W.Y. Test generation for crosstalk induced faults: Frame work and computational results/W.Y.Chen, S.K.Gupta,M.A.Breuer.//Journal of electronics testing: theory and applications.-vol.18, Feb.2002.-P.17-28.
68. Brglez F.Combinatorial Problems of Sequential Benchmark Circuits/ F.Brglez, D.Bryan, K.Kozminski//Proc. IEEE Int. Symp.Circuits and Systems. – Los Alamitos, Calif.:IEEE Computer Soc. Press.,1989. – P.1929-1934.
69. Нассер Іяд К.М. Генетические алгоритмы генерации тестов для неконстантных неисправностей/ Ю.А.Скобцов, В.Ю.Скобцов, Іяд К.М. Нассер // Тези доповідей II міжнародної конференції «Iнтелектуальні системи в промисловості і освіти. –Суми.- 2009».-C.89-90.
70. Нассер Іяд К.М. Тестирование перекрестных неисправностей/ Ю.А.Скобцов, В.Ю Скобцов, Іяд К.М. Нассер // Тезисы ІV всеукраинской науково-практичної конференции ”Сучасні тенденціїї розвитку інформаційних технологій в науці, освіті та економіці”.-2010:Луганск.-С.101-103.
71. Нассер Іяд К.М. Генерация тестов для crosstalk неисправностей / Ю.А.Скобцов, В.Ю.Скобцов, Іяд К.М. Нассер// Материалы одиннадцатого международного научно-практического семинара «Практика и перспективы развития партнерства в сфере высшей школы». Том 3 - Донецк, ДонНТУ, 2010 –С.230-233.
72. Нассер Іяд К.М.Генерация тестов для неисправностей типа индуцированные импульсы/ Ю.А., Скобцов, В.Ю.Скобцов, Іяд К.М.Нассер //Iнформаційно-керуючі системи на залізничому транспорті.-№4.-2010.-с.27-29.
73. Нассер Іяд К.М.Проверяющие тесты cross talk неисправностей на основе эволюционных методов/ Ю.А.Скобцов, В.Ю. Скобцов, Iяд К.М Нассер.// Вестник национального технического университета «ХПИ», 2010.-№31.-С.170-176.
74. Нассер Іяд К.М. Проверяющие тесты crosstalk неисправностей/ Ю.А.Скобцов, В.Ю.Скобцов, Іяд К.М Нассер.// Тезисы X международной конференции «Проблемы информатики и моделирования».-Ялта.-2010.-С.6.
75. Nasser I.K.M.The test generation for pulse-induced crosstalk faults/Yu.A. Skobtsov,V.Yu.Skobtsov, I.K.M.Nasser // Proceedings of the XI international conference ”The experience of design and application of CAD systems in microelectronics. Lviv-Polyana, 2011”.-P.360-363.
76. Нассер Іяд К.М. Проверяющие тесты для перекрестных неисправностей типа задержка/Ю.А.Скобцов, В.Ю.Скобцов, Іяд К.М. Нассер // Iнформаційно-керуючі системи на залізничому транспорті.-№4.-2011.-C.56-59.
77. Kunal P. Automatic test generation generation for maximal circuits noise in multiple aggressor crosstalk faults/P.Kunal,Ganeshpuure, Sandip Kundu //2007.-Proceedings DATE07.
78. Shweta Chary. Automatic path delay test generation for combined Resistive Vias Resistive bridges and Capacitive Crosstalk delay faults/Shweta Chary,Michael L. Bushnell.-Proceedings of the 19th International conference on VLSI Design, P.413-418, 2006.
79. Taejin Kim. ATPG-XP: Test Generation for Maximal Crosstalk-Induced Faults/Kim Taejin, and Kang Sungho//IEEE Transactions On Computer-Aided Design Of Integrated Circuits And Systems, Vol. 28, No. 9, September 2009.
80. Sinha Arani. A multi-valued algebra for capacitance induced crosstalk delay faults/Arani Sinha, Sandeep K. Gupta and M.A.Breuer//Proceedings of 17th Asian Test Symposium, 2008 IEEE.
81. Chun Sunghoon. ATPG-XP:Test generation for maximal cross-talk-induced faults/Sunghoon Chun, Tacejin Kim and Sungho Kang //IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems, vol.28, September 2009.
82. Chen W.Y.Test generation for Cross-Induced Delay in Integrated Citcuits /W.Y.Chen, S.K.Gupta, M.A.Breuer.-Proceedings of IEEE International Test Conference, P.191-200, October 1999.
83. Chen. W.Y.Test generation for Cross-Induced Faults: Framework and computational results /W.Y.Chen, S.K.Gupta,M.A.Breuer.-Journal of Electronic Testing: Theory and Applications, vol.16, P.17-28, Feb.2002.
84. Krstic A.Delay Testing Considering Cross-Induced Effects/A. Krstic, J.-J.Liou, Y.-M.Jiang, K.-T.Cheng.-Proceedings of International Conference,2001.
85. Palit A.K. Test Pattern Generation for Crosstalk Faults in DSM chips using Mofified PODEM/ A.K. Palit, K.K. Duganapali, W.Anheier -TuZ, P.41-45.
86. Li. H. Selection of Crosstalk-induced Faults in Enhanced Delay test/ H.Li,X.Li.-Journal of Electronic Testing: Theory and Applications, Vol.21,N0.2, P.181-195, April 2005.
87. Bai. X. HyAC: A Hybrid Structural SAT Based ATPG for Crosstalk / X.Bai, S.Dey, A.Krstic.-Proceedings of International Conference, 2003, P.112-121.
88. A.Arunachalam. A Novel Algorithm for Testing Crosstalk Induced Delay Faults in VLSI Cicuits/Aniket and R.Arunachalam.- Proceedings of International Conference on VLSI Design, P.479-484, 2005.
89. Chary Shweta. Automatic path delay test generation for combined Resistive Vias Resistive bridges and Capacitive Crosstalk delay faults/Shweta Chary,Michael L. Bushnell.-Proceedings of the 19th International conference on VLSI Design, P.413-418, 2006.
90. Phadoongsidhi Marong. SCINDY: Logic Crosstalk Delay Fault Simulation in Sequential Circuits / Marong Phadoongsidhi, Kewal K. Saluja.- 18th Internartional Conference on VLSI Design held jointly with 4th International Conference on Embedded Systems Design (VLSID’05), P.820-823, 2005.
91. Chen W.Y.Test generation for crosstalk induced faults: framework and computational results/ W.Y.Chen, S.K.Gupta and M.A.Breuer.//Journal of Electronic Testing: Theory and Applications, vol.18, Feb.2002.-P.17-28.
92. Li H. Robust test generation for precise crosstalk induced path delay faults/ H.Li, Shen, X.Li.//Proceedings VLSI Test Symposium, 2006.-P.300-305.
93. Shen P. Non-robust test generation for precise crosstalk induced path delay faults/ P.Shen, H.Li, Y.-J.Xu and X.Li.// Proceedings Asian Test Symposium, 2005.-P.120-125.
94. Kunal P.Ganeshpure. On ATPG for Multiple Aggressor Crosstalk Faults in Presence of Gate Delays / P.Kunal, Ganeshpure, Sandir Kundu.- Proceedings of IEEE International Test Conference, P.1-7, October 2007.
95. Chun Sunghoon. ATPG-XP:Test generation for maximal cross-talk-induced faults/Sunghoon Chun, Tacejin Kim and Sungho Kang //IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems, vol.28, September 2009.
96. Li. H. Delay Test generation considering crosstalk-induced effects/H.Li, Y. Zhang and X.Li.//Proceedings Asian Test Symposium, 2003.-P.178-183.
97. Liou Jing-Jia.On Theoretical and Practical Considerations of Path Selection For Delay Fault Testing/Jing-Jia Liou, Li-C. Wang, and Kwang-Ting Cheng//IEEE/ACM International Conference on Computer Aided Design, 2002. ICCAD 2002. –P.94-100.
98. Li Wing Ning. On Path Selection In Combinational Logic Circuits/ Wing Ning Li,Sudhakar M.Reddy, Sartaj Sahni.// IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,1989.- P.56-63.
99. Qiu Wangqi. K Longest Paths Per Gate (KLPG) Test Generation for Scan-Based Sequential Circuits/Jing Wang, D. M. H. Walker, Divya Reddy , Xiang Lu , Zhuo Li , Weiping Shi, Hari Balachandran// Proceedings of ITC 2004. International Test Conference, 2004.-P.223-231.
100. Lu Xiang.Longest Path Selection for Delay Test under Process Variation/Xiang Lu, Zhuo Li, Wangqi Qiu, D. M. H.//IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,-P.1924-1929.
101. Zolotov Vladimir. Statistical Path Selection for At-Speed Test/Vladimir Zolotov, Jinjun Xiong, Hanif Fatemi, Chandu Visweswariah//IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,-P. 49 – 759.
102. Matthias R. Static timing analysis taking crosstalk into account/R.Matthias //Proceedings “Design, Automation and Test in Europe ”( DATE) 2000.-P. 451-455.
103. Lin Chuan.Trade-off between latch and flop for min-period sequential designs with crosstalks/Chuan Lin, Hai Zhou //IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, July 2007.- Volume: 26 ,Issue:7.-P. 1222 – 1232.
104. Salzmann Jakob. Algorithm for Fast Statistical Timing Analysis/Jakob Salzmann, Frank Sill, Dirk Timmermann// 2007 International Symposium on System-on-Chip.-P.1-4.
105. Palla Murthy. Timing Arc Based Logic Analysis for False Noise Reduction/Murthy Palla, Jens Bargfrede,Stephan Eggersglu S.,Walter Anheier,Rolf Drechsler //IEEE/ACM International Conference on Computer-Aided Design - Digest of Technical Papers, 2009. ICCAD 2009. –P.225-230.
106. Eggersglus Stephan. Efficient Test Generation with Maximal Crosstalk-Induced Noise using Unconstrained Aggressor Excitation/Stephan Eggersglus, Daniel Tille, Rolf Drechsler// Proceedings of 2010 IEEE International Symposium on Circuits and Systems (ISCAS).-P.649-652.
107. Zhang Minjin. Test Generation for Crosstalk Glitches Considering Multiple Coupling Effects/Minjin Zhang, Xiaowei Li.//2007. ATS '07. 16th Asian Test Symposium, -P. 259 – 264.
108. Li. H. Selection of crosstalk-induced faults in enhanced delay test/H.Li, X.Li.//Journal of electronic testing: theory and applications 21, 2005.- P.179-193.
109. Keller K.J.On Reducing the Target Fault List of Crosstalk-Induced delay faults in Synchronous SequentialCircuits/K.J. Keller, H.Takahashi// Proceedings of International Test Conference, 2001.-P. 568 – 577.
110. Kundu Sandip. On Modeling Crosstalk Faults/Sandip Kundu, Sujit T.Zachariah, Yi-Shing Chang, Chandra Tirumurti.//IEEE Transactions on computer-aided design of integrated circuits and systems, vol. 24, no. 12, December 2005.-P.1909-1915.
111. Keller K.J.On Reducing the Target Fault List of Crosstalk-Induced delay faults in Synchronous SequentialCircuits/K.J. Keller, H.Takahashi//Proceedings of International Test Conference, 2001.-P. 568 – 577.
112. Jayanthy S. Simulation Based ATPG for Crosstalk Delay Faults in VLSI Circuits using Genetic Algorithm/ S.Jayanthy , M.C.Bhuvaneswari//ICGST-AIML Journal, Vol.9, Issue 2.-December 2009.-P.11-17.
113. Chakrabarty P.K. ATPG for Faults Analysis in VLSI Circuits Using Immune Genetic Algorithm/P.K.Chakrabarty,S.N.Patnaik//International Journal of Computer&Communication Technology, Vol.2.-Issue-VI, 2011.-P.1-6.
114. Скобцов Ю.А. Моделирование, тестирование и диагностика цифровых устройств:Учебное пособие/ Ю.А.Скобцов, Д.В.Сперанский, В.Ю.Скобцов.–М.:Национальный открытый университет «ИНТУИТ», 2012.-439с.
115. Нассер Іяд К.М.Генерация тестов для перекрестных неисправностей типа задержка/ Ю.А.Скобцов, В.Ю. Скобцов, Іяд К.М. Нассер//Материалы четвертой международной научно-технической конференции «Моделирование и графика».-Донецк.-2011.-С.239-245.
116. Нассер Ияд К.М. Построение тестов для перекрестных неисправностей типа задерика/ Ю.А. Скобцов, В.Ю.Скобцов, Ияд К.М Нассер.// Наукові праці Донецького національного технічного університету, серія «Інформатика, кібернетика та обчислювальна техніка»,вып. 14 (188), Донецк, ДонНТУ, 2011. – С.146-150.
117. Нассер Ияд К.М.Генерация тестов для неисправностей «индуцированная задержка» со многими агрессорами/Ю.А. Скобцов, В.Ю.Скобцов, Ияд К.М.Нассер //Інформаційно-керуючі системи на залізничому транспорті.-№5.-2012.-С.9-12.
118. Скобцов Ю.А. Генерация проверяющих тестов для индуцированных задержек / Ю.А. Скобцов, В.Ю. Скобцов, И.К.М.Нассер //Радіоелектронні і комп'ютерні системи, 2012.- №6(58).- С.153-156.
119. Kundu Sandip.On Modeling Crosstalk Faults/Sandip Kundu, SujitT.Zachariah, Yi-Shing Chang, Chandra Tirumurti//IEEE Transactions on computer-aided design of integrated circuits and systems, vol. 24, no. 12, December 2005.-P.1909-1915.
120. Brglez F. Combinatorial Problems of Sequential Benchmark Circuits/ F.Brglez, D Bryan., K.Kozminski // Proc. IEEE Int. Symp.Circuits and Systems. – Los Alamitos, Calif.:IEEE Computer Soc. Press.,1989. – P.1929-1934.
121. Chen Liang-Chi. Crosstalk test generation on pseudo industrial circuits: a case study/Liang-Chi Chen, T.M.Malk, Melvin A.Breuer, Sandeeep K.Gupta//Proceedings of IEEE International Test Conference 2001, Baltimore, MD, USA, 30 October - 1 November 2001.-P.548-557.
122. .Li. H Robust test generation for precise crosstalk induced path delay faults/ H.Li,Shen, X.Li.//Proceedings VLSI Test Symposium, 2006.-P.300-305.
123. Shen. P. Non-robust test generation for precise crosstalk induced path delay faults/ P.Shen, H.Li, Y.-J.Xu and X.Li// Proceedings Asian Test Symposium, 2005.-P.120-125.
124. Li. H. Delay Test generation considering crosstalk-induced effects/ H.Li, Y. Zhang and X.Li.//Proceedings Asian Test Symposium, 2003.-P.178-183.
125. Shen P. Non-robust test generation for precise crosstalk-induced path delay faults/P. Shen, H. Li, Y.-J. Xu, and X. Li// in Proc. Asian Test Symp., 2005, P. 120–125.
126. Li H.Delay test pattern generation considering crosstalk-induced effects/H. Li, Y. Zhang, and X. Li,//Proc. Asian Test symp., 2003,P. 178–183.